专利名称：数据排序装置及方法
技术领域：
本发明有关于一种数据排序装置及方法，尤指一种在双倍数据传输
率(Double Data Rate; DDR)传输串行数据下，用以维持串行数据正确 排序的装置及方法。
背景技术：
请参考图l，为习知的位移缓存器架构示意图。其中，位移缓存器l 是由一第一缓存器10、 一第二缓存器12、 一第三缓存器14及一第四缓 存器16所组成，而为一 4位输出的位移缓存器1。位移缓存器1根据频 率clkl或clk2的触发，以进行串行数据serial—data的接收，并且将所接 收到的串行数据seria1—data呈现在输出端Q0 Q3。然而，呈现在输出端 Q0 Q3的串行数据serial—data会因为位移缓存器1中，正反器根据不同 相位频率clk的触发，而导致不同排序的数据输出。
配合图2所示的频率相位，复参考图1 。其中，根据串行数据serial—data 的第一笔数据SI传输时，不同的触发相位，而分成频率clkl与频率clk2。 当串行数据serial—data的第一笔数据SI根据频率clkl的负缘触发传送时， 于时间t0，串行数据serial—data的第一笔数据SI会被传送至第二缓存器 12,接着，串行数据serial—data的第二笔数据S2在时间tl时，根据频率 clkl的正缘触发，被传送至第一缓存器10。然后，串行数据serial—data 的第三笔数据S3在时间t2时，根据频率clkl的负缘触发，被传送至第 二缓存器12，而原来在第二缓存器12中的第一笔数据SI则被传送至第四缓存器16。接下来，串行数据serial—data的第四笔数据S4在时间t3 时，根据频率clkl的正缘触发，被传送至第一缓存器IO，而原来在第一 缓存器10中的第二笔数据S2则被传送至第三缓存器14。如此，于时间 t3时，位移缓存器1收集到串行数据serial—data呈现在第一缓存器10至 第四缓存器16的输出端Q0 Q3，其顺序为S4、 S3、 S2、 Sl。
复配合图2，参考图1，当串行数据serial—data的第一笔数据Sl根 据频率clk2的正缘触发传送时，于时间t0，串行数据serial—data的第一 笔数据Sl会被传送至第一缓存器10，接着，串行数据serial—data的第二 笔数据S2在时间tl时，根据频率clk2的负缘触发，被传送至第二缓存 器12。然后，串行数据serial—data的第三笔数据S3在时间t2时，根据 频率clk2的正缘触发，被传送至第一缓存器10，而原来在第一缓存器10 中的第一笔数据Sl则被传送至第三缓存器14。接下来，串行数据 serial—data的第四笔数据S4在时间t3时，根据频率clk2的负缘触发，被 传送至第二缓存器12，而原来在第二缓存器12中的第二笔数据S2则被 传送至第四缓存器16。如此，于时间t3时，位移缓存器l收集到串行数 据serial—data呈现在第一缓存器10至第四缓存器16的输出端Q0 Q3， 其顺序为S3、 S4、 Sl、 S2。
因此，使用位移缓存器1来收集串行数据serial—data时，位移缓存器 1收集到串行数据的顺序(serial data sequence)会根据第一笔数据Sl是 频率的正缘触发传送或频率的负缘触发传送(rising edge or falling edge) 而有不同的排列顺序。而为了改善前述串行数据排序的问题，需要额外 增加相位侦测器(phase detector)来侦测频率的相位(clock phase),然 而，此种方式将增加额外的成本。
所以，在标准行动影像架构(Standard Mobile Imaging Architecture;SMIA)规范中，为了避免相位侦测器(phase detector)的使用，便规范 串行数据seria1—data的第一笔数据Sl，在双倍数据传输率(Double Data Rate; DDR)传输下，必须使用频率的负缘触发传送(falling edge of clock)。 但是，假如传送端(transmitter)、基板(substrate)、板子(board) 或系统(system)上有意外情况发生，使得第一笔数据SI不是以频率的 负缘触发传送，贝U串行数据serial—data的排序将会错乱，同时，也无法从 串行数据serial—data中解出同步码(synchronization code)，而导致整个 系统错乱且无法回复。
发明内容
综上所述，本发明提供一种数据排序装置及方法，可以在双倍数据 传输率(Double Data Rate; DDR)传输串行数据下，用以维持串行数据 正确的排序，以解决串行数据会根据第一笔数据SI是频率的正缘触发传 送或频率的负缘触发传送，而有不同排列顺序的问题。
本发明的数据排序装置包括有复数组缓存器与一致能控制器。其中， 每一组缓存器都具有一负缘触发缓存器与一正缘触发缓存器，而每一组 缓存器都依据一工作频率的正缘触发与工作频率的负缘触发以接收一串 行数据。另外，致能控制器连接于每一组缓存器，根据工作频率的正缘 触发，轮流致能每一组缓存器。
根据前述本发明的数据排序装置，是使用致能控制器来致能第一组 缓存器，此致能控制器是工作频率的正缘触发，此时，串行数据的第一 笔数据若是遵循SMIA规范，第一笔数据由频率的负缘触发所传送，第 二笔数据由频率的正缘触发所传送，而第三笔数据再由频率的负缘触发 所传送，依此类推。其中，在串行数据的第偶数笔数据被传送后，致能控制器会致能下一组的缓存器(第二组缓存器)，如此，串行数据排列 顺序就跟串行数据输入时相同。另外，串行数据的第一笔数据若是没有遵循SMIA规范，第一笔数据由频率的正缘触发所传送，第二笔数据由频率的负缘触发所传送，而 第三笔再由频率的正缘触发所传送，依此类推，其中，在串行数据的第 奇数笔数据被传送后，致能控制器会致能下一组缓存器(第二组缓存器)， 如此，串行数据排列顺序仍然跟串行数据输入时相同。综上，本发明根据工作频率的正缘触发，使用致能控制器轮流致能每一组缓存器的方法，可以避免当串行数据传输方式违反SMIA规范时， 仍可维持串行数据的排列顺序，同时也不需使用额外的相位侦测器(phase detector)。以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明 本发明的申请专利范围。而有关本发明的其它目的与优点，将在后续的 说明与图示加以阐述。
图1为习知的位移缓存器架构示意图；图2为频率触发相位示意图；图3为本发明的数据排序装置的架构示意图；图4为频率触发相位示意图；图5为本发明串行数据排序方法的流程示意图；图6为本发明串行数据排序方法的另一流程示意图。主要组件符号说明习知位移缓存器1串行数据serial—data 频率clkl、 clk2 第一缓存器10 第二缓存器12 第三缓存器14 第四缓存器16 输出端Q0 Q3本发明数据排序装置2 第一组缓存器20 第二组缓存器22 致能控制器24 第一负缘触发缓存器200 第二负缘触发缓存器220 第一正缘触发缓存器202 第二正缘触发缓存器222 串行数据serial—data 频率clkl、 clk2 时间tO-t3 数据S1-S4、 SN具体实施方式
请参考图3，为本发明的数据排序装置的架构示意图。在此，本发明 的输出是以4位的输出为实施例作为说明。如此，本发明的数据排序装组缓存器22及一致能控制器24， 然而，若要增加输出位数，则依据电路拓蹼的架构新增多组的缓存器， 以增加输出位数。复参考图3，第一组缓存器20包括有一第一负缘触发缓存器200与 一第一正缘触发缓存器202，其中，缓存器200、 202为D型正反器。同 时，第一负缘触发缓存器200是依据一工作频率clk的负缘触发，而接收 一串行数据serial—data,并且，第一正缘触发缓存器202是依据工作频率 clk的正缘触发，而接收串行数据serial—data。另外，第二组缓存器22包括一第二负缘触发缓存器220与一第二正 缘触发缓存器222，其中，缓存器220、 222为D型正反器。同时，第二 负缘触发缓存器220是依据工作频率clk的负缘触发，而接收串行数据 serial—data,并且，第二正缘触发缓存器222是依据工作频率elk的正缘 触发，而接收串行数据serial—data。另外，致能控制器24连接于第一组 缓存器20与该第二组缓存器22，是根据工作频率clk的正缘触发轮流致 能第一组缓存器20与第二组缓存器22。配合图4所示的频率相位，复参考图3 。其中，根据串行数据serial—data 的第一笔数据Sl传输时，不同的触发相位，而分成频率clkl与频率clk2。 当串行数据serial—data的第一笔数据SI遵循SMIA规范，而根据工作频 率dkl的负缘触发传送，并且在第一组缓存器20致能时。于时间tO，串 行数据serial—data的第一笔数据SI会被传送至第一负缘触发缓存器200， 接着，串行数据serial—data的第二笔数据S2在时间tl时，根据工作频率 clkl的正缘触发，被传送至第一正缘触发缓存器202，并且，致能控制器 24根据工作频率clkl的正缘触发而动作，以致能第二组缓存器22。然后，串行数据serial—data的第三笔数据S3在时间t2时，会根据工作频率clkl的负缘触发，被传送至第二负缘触发缓存器220。接下来， 串行数据serial—data的第四笔数据S4在时间t3时，根据工作频率clkl 的正缘触发，被传送至第二正缘触发缓存器222。如此，于时间t3时， 数据排序装置2收集到串行数据serial—data呈现在第一组缓存器20与第 二组缓存器22的输出端Q0 Q3，其顺序为S1、 S2、 S3、 S4。另外，当串行数据serial—data的第一笔数据Sl没有遵循SMIA规范， 而根据工作频率clk2的正缘触发传送时，于时间t0，串行数据serial—data 的第一笔数据S1会被传送至第一正缘触发缓存器202，并且，致能控制 器24根据工作频率clk2的正缘触发而动作，以致能第二组缓存器22。 接着，串行数据serial—data的第二笔数据S2在时间tl时，根据工作频率 clk2的负缘触发，被传送至第二负缘触发缓存器220。然后，串行数据 serial—data的第三笔数据S3在时间t2时，会根据工作频率clk2的正缘触 发，被传送至第二正缘触发缓存器222，并且，致能控制器24根据工作 频率clk2的正缘触发再次动作，以再次致能第一组缓存器20。接下来， 串行数据serial—data的第四笔数据S4在时间t3时，根据工作频率clk2 的负缘触发，被传送至第一组缓存器20的第一负缘触发缓存器200。如 此，于时间t3时，数据排序装置2收集到串行数据serial—data呈现在第 一组缓存器20与第二组缓存器22的输出端Q0 Q3，其顺序为S4、 Sl、 S2、 S3。根据前述的说明，串行数据serial—data的第一笔数据Sl若是遵循 SMIA规范，第一笔数据S1由工作频率clkl的负缘触发所传送，则第二 笔数据S2会由工作频率clkl的正缘触发所传送，而第三笔数据S3再由 工作频率clkl的负缘触发所传送，依此类推。其中，在串行数据serial—data 的第偶数笔数据被传送后，致能控制器24会致能第二组缓存器22。如此，第一组缓存器20与第二组缓存器22的输出端Q0 Q3所送出的串行讯号 serial—data,其排列顺序就跟串行讯号serial—data输入时相同。另外，串行数据serial—data的第一笔数据SI若是没有遵循SMIA规 范，第一笔数据S1由工作频率clk2的正缘触发所传送，第二笔数据S2 由工作频率clk2的负缘触发所传送，而第三笔数据S3再由工作频率clk2 的正缘触发所传送，依此类推，其中，在串行数据serial—data的第奇数笔 数据被传送后，致能控制器24会致能第一组缓存器20。如此，第一组缓 存器20与第二组缓存器22的输出端Q0 Q3所送出的串行讯号 serial—data,其排列顺序仍然跟串行讯号serial—data输入时相同。请参考图5，本发明串行数据排序方法的流程示意图。本发明的串行 数据排序方法步骤中，首先，在遵循SMIA规范下，根据工作频率的负 缘触发而将第一笔数据Sl传至第一组缓存器(SIOO)，接着，根据该工 作频率的正缘触发，将第二笔数据S2传至第一组缓存器，并且，该工作 频率的正缘触发致能第二组缓存器(S102)。然后，根据该工作频率的下 一负缘触发，将第三笔数据S3传至已致能的第二组缓存器(S104)。最 后，再根据工作频率的下一正缘触发，将第四笔数据S4传至第二组缓存 器，并且，接着致能第三组缓存器(S106)。依据前述排序方法，在遵循 SMIA规范下，串行数据若有S1 SN笔数据要传送，则其从传输的顺序 将为Sl、 S2、 S3、 S4…SN。请参考图6，本发明串行数据排序方法的另一流程示意图。本发明的 串行数据排序方法步骤中，首先，在没有遵循SMIA规范下，根据工作 频率的正缘触发而将第一笔数据Sl传至第一组缓存器，并且，该工作频 率的正缘触发致能第二组缓存器(S200)。接着，根据该工作频率的负缘 触发，将第二笔数据S2传至第二组缓存器(S202)。然后，根据该工作)的架构及其操作方法，对低电压差动讯号(SubLVDS)序列产 生的串行讯号进行排列及输出。即使发生意外，前述串行讯号的第一笔 数据不是遵循SMIA规范传送下(依据工作频率的负缘触发)，整个串行 数据仍将维持住原有排序，并且，不需要使用相位侦测器(phase detector)。因此，本发明所提供的数据排序装置及方法，可以在双倍数据传输 率(Double Data Rate; DDR)传输串行讯号下维持串行数据正确的排序， 用以解决串行数据的第一笔数据随着工作频率的正缘触发传送或负缘触 发传送，而有不同排列顺序的问题，同时，也省去相位侦测器的使用。以上所述，仅为本发明最佳的具体实施例，但本发明的特征并不局 限于此，任何熟悉该项技艺者在本发明的领域内，可轻易思及的变化或 修饰，皆可涵盖在本发明的专利范围。
权利要求
1、一种数据排序装置，其特征在于，包括有复数组缓存器，每一组缓存器都具有一负缘触发缓存器与一正缘触发缓存器，并且，每一组缓存器都依据一工作频率的正缘触发与该工作频率的负缘触发，以接收一串行数据；及一致能控制器，连接于每一组缓存器，根据该工作频率的正缘触发，轮流致能每一组缓存器。
2、 如权利要求1所述的数据排序装置，其特征在于根据该工作频率的负缘触发，第一组缓存器的负缘触发缓存器接收第一笔数据，并且，根据该工作频率的正缘触发，第一组缓存器的正缘触发缓存器接收第二笔数据，且根据该工作频率的下一负缘触发，第二组缓存器的负缘触发缓存器接收第三笔数据，并且，根据该工作频率的下一正缘触发，第二组缓存器的正缘触发缓存器接收第四笔数据。
3、 如权利要求1所述的数据排序装置，其特征在于根据该工作频率的正缘触发，第一组缓存器的正缘触发缓存器接收第一笔数据，且根据该工作频率的负缘触发，第二组缓存器的负缘触发缓存器接收第二笔数据，并且，根据该工作频率的下一正缘触发，第二组缓存器的正缘触发缓存器接收第三笔数据。
4、 如权利要求1所述的数据排序装置，其特征在于负缘触发缓存器与正缘触发缓存器都为一 D型正反器。
5、 一种串行数据排序方法，适用于多组缓存器，其特征在于，每一组缓存器皆具有一奇数缓存器与一偶数缓存器，该排序方法包括有根据一工作频率的负缘触发，依序传送一串行数据的第奇数笔数据至第奇数个缓存器中；及根据该工作频率的正缘触发，依序传送该串行数据的第偶数笔数据至第偶数个缓存器中，并且，致能下一组缓存器。
6、 如权利要求5所述的串行数据排序方法，其特征在于根据该工作频率的负缘触发，传送该串行数据的第一笔数据至第一组缓存器的第一奇数缓存器，以及，根据该工作频率的下一负缘触发，传送该串行数据的第三笔数据至第二组缓存器的第二奇数缓存器，且根据该工作频率的正缘触发，传送该串行数据的第二笔数据至第一组缓存器的第一偶数缓存器，并且，致能第二组缓存器，以及，根据该工作频率的下一正缘触发，传送该串行数据的第四笔数据至第二组缓存器的第二偶数缓存器，并且，致能第三组缓存器。
7、 如权利要求6所述的串行数据排序方法，其特征在于该第一奇数缓存器与该第二奇数缓存器皆为一负缘触发缓存器。
8、 如权利要求6所述的串行数据排序方法，其特征在于该第一偶数缓存器与该第二偶数缓存器皆为一正缘触发缓存器。
9、 如权利要求5所述的串行数据排序方法，其特征在于根据该工作频率的正缘触发，传送该串行数据的第一笔数据至第一组缓存器的第一偶数缓存器，并且，致能第二组缓存器，以及，根据该工作频率的下一正缘触发，传送第三笔数据至该第二组缓存器的第二偶数缓存器，并且，致能第三组缓存器，且根据该工作频率的负缘触发，传送该串行数据的第二笔数据至第二组缓存器的第二奇数缓存器，以及，根据该工作频率的下一负缘触发，传送第四笔数据至第三组缓存器。
10、 如权利要求9所述的串行数据排序方法，其特征在于该第一奇数缓存器与该第二奇数缓存器皆为一负缘触发缓存器。
11、 如权利要求9所述的串行数据排序方法，其特征在于该第一偶数缓存器与该第二偶数缓存器皆为一正缘触发缓存器。
全文摘要
一种数据排序装置及方法，其中，数据排序装置包括有复数组缓存器与一致能控制器。每一组缓存器都具有一负缘触发缓存器与一正缘触发缓存器，依据工作频率的正缘触发与工作频率的负缘触发接收一串行数据。致能控制器连接于每一组缓存器，根据工作频率的正缘触发，轮流致能每一缓存器。
文档编号G06F13/38GK101661448SQ200810146908
公开日2010年3月3日 申请日期2008年8月26日 优先权日2008年8月26日
发明者王文彬 申请人:华晶科技股份有限公司