专利名称：苛刻环境抗辐照高速通信芯片ip核中的控制模块的制作方法
技术领域：
本发明一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，该控制模块 主要控制链路的多个状态之间的转换，包括接收到意外错误的处理。属于通信 技术领域。(二)
背景技术：
苛刻环境嵌入式系统一般是指可以装载在卫星、飞机或地面上(野外露天、 矿井等苛刻或危险环境)的无人值守监测控制系统，它具有对待测目标的参数 进行长时间连续监测或周期监测的功能，用以实时获得待测目标空间、时间和 频谱的动态变化信息，获取待测量的统计分布和预测其突变的几率，控制系统 还会根据测量结果对系统实施相应的控制。为了适应苛刻环境下的工作条件， 这些系统一般都是结构可重组和故障可检测的、可容错的综合系统，与一般嵌 入式系统相比具有更高的可靠性与故障容错性。在空间科学探测、矿山安全监测、无人区监测、环境污染监测等自然灾害 的预警系统中，由于被测环境中存在较强的电磁干扰(雷电等强电磁干扰)、辐 射、单粒子事件(SEU)，所以，使用基于计算机的数据采集系统来完成监测任 务是相当危险和不可靠的，而且系统的布控也难以实现。因此，研究苛刻环境 嵌入式系统已经成为当务之急。如果能够将抗辐照高速通信芯片所需的全部核心电路(例如微处理器，抗辐照高速通信IP (Intellectual Property,知识产权)核模块、各种控制器与 通信接口等)放在同一芯片上，就可以大幅縮小整个系统所占的面积，同时还 会减少外围驱动接口单元及电路板间的信号传递，加快微处理器数据处理的速 度，内嵌的线路还可以避免外部电路板上信号传递所造成的系统干扰。目前国内外仅有少数几个集成电路企业设计和生产抗干扰通信芯片，可以 归纳为以下几个特点-*大部分芯片在功能上以全定制的ASIC(Application Specific Integrated Circuit)芯片为主，速率较低， 一般在1Mbps量级。因而 SOC(System On Chip)单芯片、高速率的设计是通信芯片的一个研究热 点。*国外也正在研制抗辐照高速通信SOC单芯片，但片内集成的是单片机， 由于单片机是IP(IntelligentPropriety)硬核，体系结构不可变，因此 这种解决方案的灵活性差，价格高。*国内也朝SOC单芯片方向发展，目前还没有形成产品，也没有投入使用。其中，SOC，即为System On Chip:片上系统(系统级芯片)， 一种结合了 许多功能模块和微处理器核心的单芯片电路系统。是一种在结构上以嵌入式系 统结构为基础，集软硬件与一体的系统级芯片。而SOPC，即为System On Programmable Chip:片上可编程系统，或者说是 基于大规模FPGA (Field Programmable Gate Array,即现场可编程门阵列) 解决方案的SOC。它是现代计算机辅助技术、EDA (Electronic Design Automation,电子设计自动化)技术和大规模集成电路技术高度发展的产物。 SOPC技术的目标就是试图将尽可能大而完善的电子系统，包括嵌入式处理器系 统、接口系统、硬件协处理器或加速器系统、DSP系统、存储电路以及数字系 统等，在单一的FPGA中实现，使得所设计的电路系统在其规模、可靠性、体积、 功耗、功能、性能指标、上市周期、开发成本、产品维护及其硬件升级等方面 实现最优化。IP核是具有知识产权的集成电路芯核的简称，其作用是把一组拥有知识产 权的电路设计集合在一起，构成芯片的基本单位，以供设计时搭积木之用。其 实可以把IP核理解为一颗ASIC，以前是ASIC做好以后供人家在PCB上使用， 现在是IP核做好以后让人家集成在更大的芯片里使用。而在抗干扰的通信芯片中，控制模块是必不可少的模块之一，负责对整个 通信芯片中的各个模块的控制，提供和产生各个模块的主要控制信号，将直接 关系到通信过程能否顺利进行。
发明内容
本发明的目的是提供一种苛刻环境抗辐照高速通信芯片IP核中的控制模 块，控制链路的多个状态之间的转换，包括接收到意外错误的处理。该控制模 块控制苛刻环境抗辐照高速通信芯片IP核中的模块之一一一发送模块发送NULL、 FCT和其他常字符，同时控制发送模块和苛刻环境抗辐照高速通信芯片 IP核中的另一模块——接收模块的重置。本发明一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，该控制模块 包括2个子模块，分别为链路使能(LinkEnable)模块和IP核控制器 (IPCore—Control ler)模块。这两个子模块共同完成整个控制模块的功能，其中链路使能模块为IP核控 制器模块提供必需的链路使能信号。链路使能模块在外部输入的三个控制信号 的作用下生成链路使能信号，传输给IP核控制器模块来控制其状态的转换。IP 核控制器模块接收链路使能信号和其他一系列外部输入信号，从而生成整个系 统所需的一系列复位信号和控制信号，传输给工P核中的其他模块。下面对2个子模块详细叙述如下链路使能(LinkEnable)模块用来产生链路使能信号。在该链路使能 (LinkEnable)模块中，三个输入信号控制链路使能信号链路使能(LinkEnable) 的产生。只有在信号LinkDisable无效，信号LinkStart和AutoStart至少有 一个有效的情况下，链路使能(LinkEnable)信号才有效；而其他情况下，链路 使能(LinkEnable)信号一直无效。IP核控制器(IPCore—Controller)模块用来控制链路在各个状态之间的转 换。在该IP核控制器(IPCorej:ontroller)模块中，用有限状态机来控制链路 在各个状态之间的转换，其中包括7种状态ErrorReset (错误复 位)，ErrorWait (错误等待)，Ready (准备)，Started (开始)，Connecting(连 接)，Run(运行)和DataSave (数据保存)。下面对各个状态间的转换进行描述。IP核控制器(IPCore—Controller)模块初始化后，进入ErrorReset状态。 在该ErrorReset状态下，发送模块和接收模块都会被复位。而ErrorReset状 态在等待了 Tl时间后，会无条件的转移到ErrorWait状态。在ErrorWait状态 下，接收模块将被使能，而发送模块被复位。ErrorWait状态在等待了T2时间 后，会无条件的转移到Ready状态；如果在ErrorWait状态下，断开错误被检测到，那么状态机将会跳转回ErrorReset状态。在Ready状态下，接收模块被 使能，同时发送模块被复位。如果链路使能信号有效，那么状态机将跳转到 Started状态；如果断开错误被检测到，那么状态机将会跳转回ErrorReset状 态。在Started状态下，状态机开始和在链路另一端的链路接口通过发送一个 或者更多的NULL来建立一条连接，此时接收模块将被使能，发送模块发送NULL。 如果有NULL被接收，那么状态机将跳转到Connecting状态；如果有断开错误 被检测到，那么状态机将会跳转回ErrorReset状态；如果等待了时间T2，还 没有NULL被接收，那么状态机也会跳转回ErrorReset状态。在Connecting 状态下，接收模块和发送模块均被使能，发送FCT。如果一个FCT信号被接收 到，那么状态机将转移到Run状态；如果有断开错误被检测到，或者有非空字 符或FCT被接收，那么状态机将会跳转回ErrorReset状态；如果等待了时间 T2，还没有FCT被接收，那么状态机也会跳转回ErrorReset状态。在Run状态 下，接收模块被使能，同时发送模块可以发送空字符、FCT或者常字符。如果 链路接口没有被使能，或者一个断开错误，信誉错误被检测到，在Rim状态下， 状态机将转移到DataSave状态；在没有错误发生或者链路无效时，链路会一直 保持Run状态，Run状态是正常运行时的状态。在DataSave状态下，链路发生 的错误被记录分析，当前的数据被保存。如果当前的数据能够被保存，并且发 生的错误已经被读取，那么状态机将转移到ErrorReset状态；否则，链路将一 直处于DataSave状态下，等待跳转条件的满足。本发明一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，其优点及功 效在于:本发明的控制模块作为苛刻环境抗辐照高速通信芯片IP核中必不可少 的模块之一，主要负责对整个通信芯片中的各个模块的控制，提供和产生各个 模块的主要控制信号，以保证通信过程的顺利进行。在该模块的设计中采用有 限状态机的设计方法，使得各个状态之间的转化清楚明了，并且对各个控制信 号的时序控制严密准确。(四)
图l所示为控制模块结构图。(五)
具体实施例方式下面结合附图和实施例，对本发明的技术方案做进一步阐述。 本发明一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，该控制模块包括2个子模块，分别为链路使能(LinkEnable)模块和IP核控制器 (IPCore—Controller)模块，其结构如图1所示。LinkEnable模块用来产生链路使能信号。在该LinkEnable模块中，三个 输入信号控制链路使能信号LinkEnable的产生。如果信号LinkDisable为"1", 那么无论信号LinkStart和AutoStart为任何值，信号LinkEnable都为"0"; 如果信号LinkEnable为"0"，信号LinkStart为"1"，则信号LinkEnable 为"l";如果信号LinkEnable为"0"，信号AutoStart为"1"，则信号LinkEnable 也为"1";如果信号LinkEnable为"0"，同时信号LinkStart和AutoStart 也均为"0"，则信号LinkEnable都为"0"。IPCore—Controller模块用来控制链路在各个状态之间的转换。在该 IPCore一Controller模块中，用有限状态机来控制链路在各个状态之间的转换， 其中包括7种状态ErrorReset(错误复位)，ErrorWait(错误等待)，Ready (准 备)，Started (开始)，Connecting(连接)，Run(运行)和DataSave (数据保存)。下面对各个状态间的转换进行描述。IPCore一Controller模块初始化后，进入ErrorReset状态。在该ErrorReset 状态下，RX—Reset、 TX—Reset和FIFO—Reset均为"1"。在ErrorReset状态 下，如果信号AfterTl为"1"，状态机将转移到ErrorWait状态。在ErrorWait 状态下，信号RX—Reset为"0"，而信号TX_Reset为"1"，信号FIFO—Reset 为"1"。在ErrorWait状态下，如果信号AfterT2为"1"，状态机将转移到 Ready状态；如果信号DisconnectionError为"1",那么状态机将会跳转回 ErrorReset状态。在Ready状态下，信号RX—Reset为"0"，信号TX_Reset 为"1"，信号FIFO—Reset为"1"。如果信号LinkEnable为"1"，那么状态 机将跳转到Started状态；如果信号DisconnectionError为"1"，那么状态 机将会跳转回ErrorReset状态。在Started状态下，信号RX—Reset和TX—Reset 均为"0"，信号FIFO—Reset为"1"，信号Send为"000"。如果FirstNull—gone 为"1"，那么状态机将跳转到Connecting状态；如果信号DisconnectionError 为"1"，那么状态机将会跳转回ErrorReset状态；如果信号AfterT2为"1"，那么状态机也会跳转回ErrorReset状态。在Connecting状态下，信号RX—Reset 和TX—Reset均为"0"，信号FIF0_Reset为"1"，信号Send为"101"，信号 FCT_Valid为"1"。如果信号got为"100"，那么状态机将转移到Run状态； 如果信号DisconnectionError为"1"，或者信号got不是"000"或"100"， 那么状态机将会跳转回ErrorReset状态；如果信号AfterT2为"1"，那么状 态机也会跳转回ErrorReset状态。在Run状态下，信号RX_Reset和TX—Reset 均为"O"， FIFO—Reset也为"0"，信号FCT—Valid为"1"。如果信号LinkEnable 为"0"，或者DisconnectionError为"1"，或者CreditError为"1"，状 态机将转移到DataSave状态；否则，链路会一直保持Run状态。在DataSave 状态下，RX—Reset为"0" ， TX_Reset为"1" ， FIFO—Reset为"0"。如果信 号FIFO—Empty为"1"，并且信号ErrorReadDone为"1"，那么状态机将转移 到ErrorReset状态；否则，链路将一直处于DataSave状态下，等待跳转条件 的满足。
权利要求
1、一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，其特征在于一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，该控制模块包括2个子模块，分别为LinkEnable模块和IPCore_Controller模块LinkEnable模块用来产生链路使能信号，只有在信号LinkDisable无效，信号LinkStart和AutoStart至少有一个有效的情况下，LinkEnable信号才有效；IPCore_Controller模块用来控制链路在各个状态之间的转换，在该IPCore_Controller模块中，用有限状态机来控制链路在各个状态之间的转换，其中包括7种状态ErrorReset，ErrorWait，Ready，Started，Connecting，Run和DataSave。
2、 根据权利要求1所述的苛刻环境抗辐照高速通信芯片IP核中的控制模 块，其特征在于所述的IPCore_Controller模±央初始化后，进入ErrorReset 状态，在该ErrorReset状态下，发送模块和接收模块都会被复位；而ErrorReset 状态在等待了 Tl时间后，会无条件的转移到ErrorWait状态；在ErrorWait 状态下，接收模块将被使能，而发送模块被复位；ErrorWait状态在等待了T2 时间后，会无条件的转移到Ready状态；如果在ErrorWait状态下，断开错误 被检测到，那么状态机将会跳转回ErrorReset状态；在Ready状态下，接收模 块被使能，同时发送模块被复位；如果链路使能信号有效，那么状态机将跳转 到Started状态；如果断开错误被检测到，那么状态机将会跳转回ErrorReset 状态；在Started状态下，状态机开始和在链路另一端的链路接口通过发送一 个或者更多的NULL来建立一条连接，此时接收模块将被使能，发送模块发送 NULL;如果有而LL被接收，那么状态机将跳转到Connecting状态；如果有断 开错误被检测到，那么状态机将会跳转回ErrorReset状态；如果等待了时间 T2，还没有NULL被接收，那么状态机也会跳转回ErrorReset状态；在 Connecting状态下，接收模块和发送模块均被使能，发送FCT;如果一个FCT 信号被接收到，那么状态机将转移到Rim状态；如果有断开错误被检测到，或者有非空字符或FCT被接收，那么状态机将会跳转回ErrorReset状态；如果等 待了时间T2，还没有FCT被接收，那么状态机也会跳转回ErrorReset状态； 在Run状态下，接收模块被使能，同时发送模块可以发送空字符、FCT或者常 字符；如果链路接口没有被使能，或者一个断开错误，信誉错误被检测到，在 Run状态下，状态机将转移到DataSave状态；在没有错误发生或者链路无效时， 链路会一直保持Run状态，Run状态是正常运行时的状态；在DataSave状态下， 链路发生的错误被记录分析，当前的数据被保存；如果当前的数据能够被保存， 并且发生的错误已经被读取，那么状态机将转移到ErrorReset状态；否则，链 路将一直处于DataSave状态下，等待跳转条件的满足。
全文摘要
本发明一种苛刻环境抗辐照高速通信芯片IP核中的控制模块，包括2个子模块，分别为LinkEnable模块和IPCore_Controller模块LinkEnable模块用来产生链路使能信号，只有在信号LinkDisable无效，信号LinkStart和AutoStart至少有一个有效的情况下，LinkEnable信号才有效；IPCore_Controller模块用来控制链路在各个状态之间的转换，在该IPCore_Controller模块中，用有限状态机来控制链路在各个状态之间的转换，其中包括7种状态ErrorReset，ErrorWait，Ready，Started，Connecting，Run和DataSave。
文档编号G06F13/42GK101404004SQ20081022719
公开日2009年4月8日 申请日期2008年11月25日 优先权日2008年11月25日
发明者万玛宁, 永 关, 刘永梅, 尚媛园, 健 张, 杰 张, 张伟功, 虹 朱, 毛春静, 赵冬生, 陈金强 申请人:首都师范大学