专利名称：具有降低的功耗的处理器的制作方法
技术领域：
本发明一般涉及电气和电子领域，并且更具体地涉及信号处理器。
背景技术：
在某些应用中利用信号处理器(诸如，例如数字信号处理器(DSP))支持多数据速 率是公知的。这种应用可以例如包括由于盘以恒定角速度旋转而支持较大范围的数据速 率的硬盘驱动器的读通道；用于支持多数据速率(例如，lx、2x、4x、8x读取速度)的光存储 的读通道；以及支持多数据速率(例如，对于千兆比特(Gigabit)以太网(Ethernet)，每秒 10/100/1000/10000兆比特(Mb/s)的以太网或无线局域网(LAN)收发器。在许多数据处理电路中，DSP是电路中的主要的功耗源。对于某些应用，尤其是便 携式应用，降低功耗是很关键的。常规的降低数据处理电路中的功耗的方法一般包括使DSP 操作在用于较低数据速率的较低的电源电压。然而，使DSP在较低的电源电压操作具有若 干缺点。例如，使DSP在用于较低数据速率的较低的电源电压操作需要利用昂贵的电压调 节器。此外，电源电压可以减小的量受电路中的最坏情况晶体管阈值电压电平(例如，大约 0.85伏特，取决于集成电路加工技术)以及电路中所需要的过驱动的量(术语“过驱动”一 般是指超过给定的晶体管器件所需的阈值电压的栅极电压电平)的限制。因此，存在对降低DSP电路中的功耗又不遭受与常规的DSP电路关联的一个或多 个上述问题的技术的需求。
发明内容
本发明示例性的实施例通过呈现有利地减小处理器中的漏泄功率而没有显著地 影响性能和/或面积的技术来满足上述需求。为实现此，本发明实施例提供了一种处理器， 其包括模拟前端、数字后端、以及连接在所述模拟前端和数字后端之间的缓存器。所述数字 后端被允许以所述模拟前端的最高数据速率操作。在所述模拟前端在以比所述数字后端 低的数据速率操作时，将所述模拟前端所产生的数据存储在所述缓存器中。在填充所述缓 存器的同时，所述数字后端被关断以节省功率。在所述缓存器满了时，所述数字后端开启 (turn on)并且以所述较高数据速率读取存储在所述缓存器中的数据直至所述缓存器为空 (或至少不再满)，在这点时，所述数字后端再次关断，并且重复该处理过程。由于在数据在 被存储在所述缓存器中的时间中的至少一部分时间中，所述数字后端被关断，因此有利地 降低了处理器中的漏泄功率。根据本发明一个方面，一种具有降低的功耗的处理器包括模拟前端，其操作来接 收提供到所述处理器的模拟信号并产生表示所述模拟信号的数字信号。所述处理器进一步 包括数字后端，其操作来根据所述模拟前端所产生的数字信号产生数字输出信号。缓存器 耦接在所述模拟前端和所述数字后端之间。在第一操作模式中，所述数字后端以与所述模 拟前端基本上相同的数据速率操作，并且所述缓存器被旁路(bypass)。在第二操作模式中， 所述数字后端以比所述模拟前端高的数据速率操作，并且使用所述缓存器来存储所述模拟前端的输出。根据本发明另一方面，一种降低包括模拟前端和数字后端的处理器中的功耗的方 法包括如下步骤相对于所述数字后端的数据速率检测所述模拟前端的数据速率；在与所 述模拟前端的数据速率小于所述数字后端的数据速率的情况对应的第一操作模式中，将与 所述模拟前端的输出关联的数据存储在缓存器中；以及在与所述模拟前端的数据速率基本 上等于所述数字后端的数据速率的情况对应的第二操作模式中，将所述缓存器旁路。根据本发明又一方面，一种电子系统包括至少一个集成电路，所述集成电路包括 至少一个具有降低的功耗的处理器。所述处理器包括模拟前端，其操作来接收提供到所述 处理器的模拟信号并产生表示所述模拟信号的数字信号；数字后端，其操作来根据所述模 拟前端所产生的数字信号来产生数字输出信号；以及缓存器，其耦接在所述模拟前端和所 述数字后端之间。在第一操作模式中，所述数字后端以与所述模拟前端基本上相同的数据 速率操作，并且所述缓存器被旁路。在第二操作模式中，所述数字后端以比所述模拟前端高 的数据速率操作，并且使用所述缓存器来存储所述模拟前端的输出。从下面的对本发明示例性实施例的详细说明(其应结合附图阅读)，本发明的这 些和其它特征、方面和优点将变得清楚。
图1是示出根据本发明实施例形成的、具有降低的功耗的示例性处理器电路的至 少一部分的框图。图2是示出根据本发明实施例的、可以在图1的处理器电路中采用的示例性缓存 器电路的至少一部分的示意图。
具体实施例方式在此将在示例性处理器电路(诸如，DSP电路)和在其中使用的示例性的缓存器电 路的背景下描述本发明。然而，应当理解，本发明的技术不限于在此所示出和描述的电路。 而是，本发明实施例涉及用于降低处理器电路中的功耗而没有显著影响所述电路的性能和 /或面积的技术。尽管本发明的优选实施例可以以硅晶片制造，但是替代地可以以包括其它 材料(包括但不限于，砷化镓(GaAs)、磷化铟(InP)等等)的晶片制造本发明的实施例。参考图1，其框图示出了根据本发明实施例的具有降低的功耗的示例性信号处理 系统100的至少一部分。信号处理系统100包括DSP电路102或替代的处理器，其耦接到 模拟源104和数字装置(digitalsink) 106。DSP电路102优选操作来接收来自模拟源104 的模拟信号作为输入，以及产生提供到数字装置106的根据所述模拟信号的数字信号作为 所述DSP电路的输出。如先前所述的，某些应用可能需要DSP电路支持多数据速率。其中可以有利地采 用本发明的技术的多数据速率应用的典型示例是用于硬盘驱动器的读通道。更具体的，硬 盘驱动器中的读通道必须支持较大范围的数据速率，这是因为，与压缩盘(CD)或数字通用 盘(DVD)驱动器不同，硬盘驱动器以恒定角速度旋转，并因此为了存取较外的轨道需要与 为了存取较内的轨道相比高的读取频率。常规的用于降低DSP电路中的功耗的方法常常涉 及降低到所述电路的电源电压。然而，这样的方法会负面地影响DSP系统的性能和/或可靠性，因此是不期望的。此外，DSP电路中电源电压可以降低的量一般受所述电路的最坏情 况晶体管阈值电压要求的限制。为了降低DSP电路102中的功耗而不显著影响性能，DSP电路包括模拟前端 (AFE) 108、数字后端(DBE) 110、以及连接在所述模拟前端和所述数字后端之间的缓存器 112或替代的存储元件。如在此使用的术语“模拟前端”意图宽泛地表示操作来接口连接在 所述模拟源104和所述DSP电路102之间的电路。类似地，如在此使用的术语“数字后端” 意图宽泛地表示操作来接口连接在所述DSP电路102和所述数字装置106之间的电路。所 述数字后端110和模拟前端108的至少一部分驻留在所述DSP电路102中。如本领域技术人员将清楚的，模拟前端108优选包括模数转换器(ADC) 109或替代 的数据转换电路，并且可以包括与之相关的其它电路(例如，采样和保持电路、电压基准、 比较器等等)。ADC 109操作来接收模拟源104提供的模拟输入信号，并产生表示该模拟信 号的数字信号。ADC 109所产生的数字信号可以包括例如所述模拟输入信号的数字字表示 (digital word r印resentative)。数字后端110优选操作来根据模拟前端108中的ADC 109所产生的数字信号产生DSP电路102的数字输出信号。模拟前端108优选适于以多数据速率操作。提供到模拟前端108的时钟信号 aclock可以在与预先规定的所述模拟前端的最低数据速率对应的最小时钟频率fmin和与 预先规定的所述模拟前端的最高数据速率对应的最大时钟频率fmax之间改变。在用于硬盘 驱动器的读通道的背景下，例如，在存取硬盘的较内的轨道时，模拟前端108可以以最低数 据速率操作，而在存取硬盘的较外的轨道时，模拟前端108可以以最高数据速率操作。数字 后端110优选以至少等于(例如，等于或大于)模拟前端108的最高数据速率的基本上恒 定的数据速率操作。因此，在本发明实施例中，数字后端110接收至少等于模拟前端108的 最大时钟频率fmax的时钟信号dclock。以这样的方式，数字后端110能够以模拟前端108 的最高吞吐率处理数据。在数字后端110在相对于模拟前端108以较高数据速率运行时(如，例如在DSP 电路102在存取硬盘上的较内的轨道时可能发生)，采用缓存器112以用于操作使两种数 据速率匹配，如将在下面进一步详细描述的。在这点上，缓存器112能够支持不同的读和写 数据速率，如通过分别用于接收读取和写入时钟信号fread和&的两个分离的时钟输入所 证实的。在本发明的示例性实施例中，提供给缓存器112的写入时钟f ite与提供给模拟前 端108的时钟信号aclock相同，并且提供给所述缓存器的读取时钟f,ead与提供给数字后端 110的时钟信号dclock相同。在数字后端110在以与模拟前端108基本上相同的数据速率 运行时(如，例如在存取硬盘上的较外的轨道时可能发生)，数字后端如模拟前端在产生数 据一般快地处理数据，因此实质上不需要缓存器112。因此，DSP电路102优选是以至少两 种模式中的一种操作的。在第一操作模式(其可以是高数据速率模式中，缓存器112被旁路并且数字后端 110在数据在被产生时直接从模拟前端108接收数据。在该第一模式中，ADC 109数据吞吐 率dAD。基本上等于数字后端110的数据吞吐率dDBE。在被旁路时，缓存器112可以关断以节 省功率。在第二操作模式(其可以是低数据速率模式)中，数字后端110的数据吞吐率大 于模拟前端108中的ADC 109的数据吞吐率(即，dDBE > (Iadc)。在该第二模式中，模拟前端 108所产生的数据存储在缓存器112中。在正在填充缓存器112时，数字后端110优选关断
7以节省功率。一旦缓存器112满了，数字后端110开启并且开始从缓存器以较高数据速率 读取数据。在缓存器112为空(这是由于在该方案中数字后端能够比模拟前端可以写入到 所述缓存器更快地从缓存器读取)时，或至少在缓存器的内容量在规定的阈值之下使得所 述缓存器不再是满的时，数字后端110再次关断并重复该处理过程。利用在此描述创造性的方法，在DSP电路102中有利地节省了静态功率(包括，例 如，漏泄功率)，这主要是由于与数字后端要保持开启并以与模拟前端108相同的数据速率 运行的情况相比，数字后端110开启较短的时期。仅作为示例性的方法，对于支持lx、2x和 4x的数据速率的DSP电路，相对于其中数字后端以与模拟前端实质上相同的数据速率运行 的4x模式，可实现对于2x模式节约直至大约50 %的较低静态功率以及对于Ix模式节约直 至大约75%的较低静态功率。作为所带来的益处，本发明的技术为较低数据速率模式提供 了较低的延迟(latency)(并因此提供了较高的性能)。这主要是由于与数字后端的数据 速率与以较低数据速率模式(例如，Ix或2x模式)之一操作的模拟前端的较低数据速率相 匹配的情况相比，以最高数据速率运行的数字后端操作来更快地处理和传递数据。DSP电路102还包括多路复用器114，其连接在缓存器112和数字后端110之间； 电源开关116或替代的开关电路，其连接到数字后端；以及控制器118。如从该附图显而易 见的，模拟前端108中的ADC 109的输出包括η比特宽的总线，其中η是大于零的整数，并 因此在该模拟前端和数字后端110之间通过DSP电路102的信号路径将也是η比特宽的。 尽管被示出为单个块，但是缓存器112优选是与ADC109的输出数据路径对应的η比特宽 的。类似地，多路复用器114可以包括η个多路复用器电路，每一多路复用器电路与来自 ADC 109的输出比特中给定的一个对应。然而，为便于描述，可以将DSP电路102中的数据 路径作为单个路径处理(例如，η = 1)。多路复用器114的第一输入(0)连接到缓存器112的输出，该多路复用器的第二 输入(1)连接到模拟前端108的输出，并且该多路复用器的输出连接到数字后端110的输 入。多路复用器114操作来根据呈现给该多路复用器的控制信号highest_data_rate来选 择缓存器112或ADC 109作为输入源以将其作为输出提供到数字后端110。例如，在信号 highest_data_rate是逻辑低电平(“0”)(其可以是地(例如，零伏))时，多路复用器114 的第一输入被选择作为输出。在信号higheSt_data_rate是逻辑高电平(“1”)(其可以 是表示模拟前端108以最高的规定的数据速率运行的正的电源电压(例如，VDD))时，该多 路复用器的第二输入被选择作为输出，从而将缓存器112旁路。控制信号highest_data_ rate优选由控制器118产生，如图所示的。在该实例中，控制器118可以操作来确定模拟前 端的数据速率，例如通过检测提供到模拟前端的时钟信号aclock的频率来确定。替代地， highest_data_rate信号可以由DSP电路102内的或该DSP电路外的另一个功能块提供。缓存器112优选适于产生表示缓存器的内容量是否已超过规定阈值的第一控制 信号buffer_full。例如，buffer_full可以是表示缓存器112满了的逻辑高电平，并且可 以是表示缓存器未满的逻辑低电平。可选的，缓存器112可以产生表示缓存器是否为空的 第二控制信号buffer_empty。例如，buffer_empty可以是表示缓存器112为空的逻辑高 电平，并且可以是表示缓存器不为空的逻辑低电平。控制器118优选操作来接收控制信号 buffer_full 和 buffer_empty，并根据 buffer_full 和 buffer_empty 控制信号产生第三控 制信号enable (使能)。
控制器118所产生的控制信号enable被用于有选择地经由电源开关116使数字 后端110开启。更具体的，电源开关116操作来根据信号enable有选择地将电源电压源(其 可以是Vdd)连接到数字后端110。本发明构思了多种电源开关116的实现方式。例如，在 一个示例性实施例中，电源开关116可以包括η沟道金属氧化物半导体(NMOS)晶体管器件 (未明确地示出)，其包含耦接到数字后端110的电源连接Vsup的漏极、耦接到该DSP电路 的电源回程(supply return)的源极、以及适于从控制器118接收信号enable的栅极。在 enable为逻辑高电平时，该NMOS器件导通并将数字后端110连接到Vss，从而使数字后端 开启。在另一个示例性实施例中，电源开关116可以包括ρ沟道金属氧化物半导体(PMOS) 晶体管器件(未明确地示出)，其包含耦接到数字后端110的电源连接Vsup的漏极、耦接到 该DSP电路的电源(其可以是Vdd)的源极、以及适于从控制器118接收信号enable的栅 极。在enable为逻辑低电平时，该PMOS器件导通并将数字后端110连接到Vdd，从而使数 字后端开启。在又一实施例中，电源开关116可以包括可编程电压源(未明确地示出)，其操作 来产生幅度可根据信号enable控制的输出电压。因此，在enable是第一电平(例如，逻辑 高)时，电源开关116操作来提供第一电压(例如，Vdd)到数字后端110，而在enable是第 二电平(例如，逻辑低)时，该电源开关操作来提供第二电压(例如，零伏)到该数字后端， 从而使该数字后端掉电(power down) 0不管实现电源开关116的方式如何，该电源开关主 要作用来在不需要数字后端时有利地关断数字后端110，从而降低DSP电路102中的静态功
^^ ο图2是示出根据本发明实施例的可以在图1的示例性的DSP电路102中采用的示 例性缓存器电路200的至少一部分的示意图。缓存器电路200包括多个锁存级202、204和 206，但是可以采用替代的存储元件，诸如例如，存储器单元，在这种情况下缓存器电路200 可以包括存储器阵列(例如，多端口存储器)。示出了 M个锁存级、其中M可以是任何大于 1宽度整数，并且锁存级的数目M与缓存器电路200的深度对应。每一锁存级202、204、206 优选是与其中可以采用缓存器电路200的DSP电路的数据路径的宽度对应的η比特宽。应 当理解，本发明不限于缓存器电路200中的锁存级的任何特定数目。锁存级202、204和206 中的每一个可以包括D类触发器(DFF)，其包含数据输入(D)、时钟输入(En)和数据输出 (Q)。通过η比特的Write_data总线把要存储在相应的锁存级202、204、206中的输入数据 提供到缓存器电路200。类似地，通过η比特的reacLdata总线来提供要从缓存器电路200 读取的输出数据。如先前解释了的，缓存器电路200操作来支持不同读和写数据速率。为实现此，缓 存器电路200包括写入移位寄存器208和读取移位寄存器210，其每一都分别由其自身的不 同时钟信号f ite和钟控。提供到写入移位寄存器208的时钟信号f &优选与模拟前 端(图1中的108)的数据速率相同，或与之成比例关系。提供到读取移位寄存器210的时 钟信号优选与数字后端(图1中的110)的数据速率相同，或与之成比例关系。例如， 在本发明的一个示例性实施例中，f ite基本上等于‘。，而f_d基本上等于dDBE。数字后端 的数据速率优选等于或大于模拟前端的数据速率，这取决于DSP电路的操作模式，并因此 fread>f ite。时钟信号f ite可以与提供到模拟前端(见图1)的时钟信号(例如，aclock) 相同。类似地，时钟信号fread可以与提供到数字后端(见图1)的时钟信号(例如，dclock)相同。这些时钟信号可以例如由图1中所示的控制器118产生。写入移位寄存器208操作来控制各锁存级202、204、206的时钟输入。读取移位寄 存器210操作来控制多个三态缓存器212、214和216的控制使能(enable)输入。每一个三 态缓存器都连接到锁存级相应的一个。具体地，每一个三态缓存器212、214、216包括分别 连接到锁存级202、204、206中的相应的一个锁存级的输出的输入；以及连接到reacLdata 总线的输出。三态缓存器212，214，216是根据提供到其各自的使能输入的控制信号以至少 两种模式中的一种操作的。在第一模式(例如，使能或激活模式)中，给定的三态缓存器操 作来产生表示呈现给该给定的三态缓存器的输入信号的输出信号。在第二模式(例如，禁 止或非激活模式)中，给定的三态缓存器是在高阻抗状态操作的，在该状态中，该给定的三 态缓存器的输出实质上浮置并因此是不确定的。尽管被描述为非反相，但是替代地，三态缓 存器212、214、216可以是反相的，使得给定的三态缓存器所产生的输出信号是提供于其的 输入信号的逻辑补(complement)。这在某些其中期望使模拟前端所产生的数字信号的逻辑 电平反转的应用中可以是有利的。应当理解，尽管缓存器电路200可以表示图1中所示的缓存器112的一种示例性 实现方式，但是本发明并不限于这种特定的缓存器电路布置。而是，如本领域技术人员根据 这里的教导将清楚的，可以在DSP电路中类似地采用替代的缓存器电路布置。现在将描述缓存器电路200的操作，这仅作为示例的方式并且不影响一般性。出 于该示例性描述的目的，假定DSP电路采用6比特宽的信号路径(例如，η = 6)。应当理解， 本发明的技术可以延展到具有任意比特宽的信号路径的缓存器电路。在数据的扇区或分组
的处理过程(例如，在读通道背景下)的开始，优选以数据1、0.....0来初始化写入移位寄
存器208和读取移位寄存器210两者。之后，对于f ite的每一时钟周期(clock cycle)， 写入移位寄存器208轮转(rotate)其内容来使能下一锁存级以用于向其写入数据。读取 移位寄存器210除了它是由较高频率f_d钟控的之外以类似的方式起作用。注意，在图2 中，f,ead优选等于dDBE(fread和dDBE两者都具有相同的量纲(dimension)，为1/秒，例如，IGHz =每秒IG采样)，而f &优选等于d·。在更一般的情况中，模拟前端、数字后端和/或缓 存器可以并行地每时钟周期处理超过一个的采样(例如，每时钟周期2采样、在这种情况下 2 · fread — ^dbe 而 2 · fwrite — dADC)。如先前所述的，缓存器电路200的宽度由ADC输出的比特宽(例如，在上述示例中 为6比特)决定。缓存器电路200的深度根据每硬盘扇区或分组的采样数目s以及比例 ^teAread而定。更具体的，缓存器电路200的最小需要深度可以由下式确定
权利要求
一种具有降低的功耗的处理器，包括模拟前端，其操作来接收提供到该处理器的模拟信号以及产生表示该模拟信号的数字信号；数字后端，其操作来根据所述模拟前端所产生的数字信号产生数字输出信号；以及缓存器，其耦接在所述模拟前端和所述数字后端之间；其中，在第一操作模式中，所述数字后端以与所述模拟前端基本上相同的数据速率操作，并且所述缓存器被旁路；而在第二操作模式中，所述数字后端以比所述模拟前端高的数据速率操作，并且所述缓存器被用于存储所述模拟前端的输出。
2.如权利要求1所述的处理器，还包括控制器，所述控制器耦接到所述缓存器，并且操 作来在所述缓存器满了时使所述数字后端开启，并在所述缓存器的内容量在规定的所述缓 存器并不满的阈值之下时关断所述数字后端。
3.如权利要求2所述的处理器，其中所述控制器操作来在所述缓存器为空时关断所述 数字后端。
4.如权利要求2所述的处理器，其中所述控制器操作来确定所述模拟前端的数据速 率，以及操作来产生第一控制信号，所述第一控制信号用于在所述模拟前端在以第一数据 速率操作时将所述处理器置于所述第一模式、以及在所述模拟前端在以第二数据速率操作 时将所述处理器置于所述第二模式，所述第一数据速率比所述第二数据速率高。
5.如权利要求1所述的处理器，还包括开关电路，所述开关电路耦接到所述数字后端， 并且所述开关电路操作来根据第一控制信号有选择地开启和关断所述数字后端。
6.如权利要求5所述的处理器，其中，所述第一控制信号操作来在所述缓存器满了时 使所述数字后端开启，并在所述缓存器的内容量在规定的所述缓存器并不满的阈值之下时 关断所述数字后端。
7.如权利要求5所述的处理器，其中所述开关电路包括可编程电压源，所述可编程电 压源操作来根据所述第一控制信号有选择地控制提供到所述数字后端的电压的电平。
8.如权利要求5所述的处理器，其中所述开关电路耦接在所述数字后端和所述数字后 端的电源之间，所述开关电路操作来根据所述第一控制信号有选择地使所述数字后端与所 述电源断开连接。
9.如权利要求1所述的处理器，还包括多路复用器，所述多路复用器耦接在所述缓存 器和所述数字后端之间，所述多路复用器操作来在所述第一模式中根据第二控制信号将所 述缓存器旁路。
10.如权利要求1所述的处理器，其中所述缓存器被配置为具有比写入数据速率高的 读取数据速率。
11.如权利要求1所述的处理器，其中所述缓存器包括多个锁存级，每一锁存级包括时钟输入、数据输入和数据输出，所述多个锁存级的各自 的数据输入形成所述缓存器的输入；多个三态缓存器，每一个三态缓存器包括连接到所述锁存级中的相应的一个的输出的 输入、控制输入、以及输出，所述多个三态缓存器的各自的输出形成所述缓存器的输出；第一移位寄存器，其连接到所述多个锁存级，所述第一移位寄存器被利用第一时钟信 号钟控并操作来产生提供到所述多个锁存级的各自的时钟输入的多个时钟信号；以及第二移位寄存器，其连接到所述多个三态缓存器，所述第二移位寄存器被利用第二时 钟信号钟控并操作来产生提供到所述多个三态缓存器的各自的控制输入的多个使能信号。
12.如权利要求1所述的处理器，其中所述模拟前端包括模数转换器，所述模数转换器 操作来接收提供到所述处理器的所述模拟信号以及产生表示所述模拟信号的数字字。
13.如权利要求12所述的处理器，其中在所述模拟前端和所述数字后端之间的信号路 径的宽度为至少等于所述模数转换器所产生的数字字中的比特的数目。
14.如权利要求1所述的处理器，其中所述缓存器包括存储器阵列，所述存储器阵列被 配置为具有不同的读取和写入数据速率。
15.如权利要求1所述的处理器，其中所述处理器包括数字信号处理器。
16.一种用于降低处理器中的功耗的方法，所述处理器包括模拟前端和数字后端，所述 方法包括如下步骤相对于所述数字后端的数据速率检测所述模拟前端的数据速率； 在与所述模拟前端的数据速率小于所述数字后端的数据速率的情况对应的第一操作 模式中，将与所述模拟前端的输出关联的数据存储在缓存器中；以及在与所述模拟前端的数据速率基本上等于所述数字后端的数据速率的情况对应的第 二操作模式中，将所述缓存器旁路。
17.如权利要求16所述的方法，还包括，在所述第一模式中 在所述缓存器满了时开启所述数字后端；以及在所述缓存器的内容量在规定的所述缓存器并不满的阈值之下时，关断所述数字后端。
18.一种集成电路，其包括至少一个具有降低的功耗的处理器，所述至少一个处理器包括模拟前端，其操作来接收提供到所述至少一个DSP的模拟信号以及产生表示该模拟信 号的数字信号；数字后端，其操作来根据所述模拟前端所产生的数字信号产生数字输出信号；以及 缓存器，其耦接在所述模拟前端和所述数字后端之间；其中，在第一操作模式中，所述数字后端以与所述模拟前端基本上相同的数据速率操 作，并且所述缓存器被旁路；而在第二操作模式中，所述数字后端以比所述模拟前端高的数 据速率操作，并且所述缓存器被用于存储所述模拟前端的输出。
19.如权利要求18所述的集成电路，其中所述至少一个处理器还包括控制器，所述控 制器耦接到所述缓存器，并操作来在所述缓存器满了时使所述数字后端开启，以及在所述 缓存器的内容量在规定的所述缓存器并不满的阈值之下时关断所述数字后端。
20.如权利要求18所述的集成电路，其中所述至少一个处理器还包括开关电路，所述 开关电路耦接到所述数字后端，并且所述开关电路操作来根据第一控制信号有选择地开启 和关断所述数字后端。
21.如权利要求18所述的集成电路，其中所述至少一个处理器是嵌入式处理器。
22.一种电子系统，包括至少一个集成电路，所述集成电路包括具有降低的功耗的至少一个处理器，所述至少 一个处理器包括3模拟前端，其操作来接收提供到该处理器的模拟信号以及产生表示该模拟信号的数字 信号；数字后端，其操作来根据所述模拟前端所产生的数字信号产生数字输出信号；以及 缓存器，其耦接在所述模拟前端和所述数字后端之间；其中，在第一操作模式中，所述数字后端以与所述模拟前端基本上相同的数据速率操 作，并且所述缓存器被旁路，而在第二操作模式中，所述数字后端以比所述模拟前端高的数 据速率操作，并且所述缓存器被用于存储所述模拟前端的输出。
全文摘要
一种具有降低的功耗的处理器电路，其包括模拟前端，所述模拟前端操作来接收提供到所述处理器电路的模拟信号以及产生表示所述模拟信号的数字信号。所述处理器进一步包括数字后端，其操作来根据所述模拟前端所产生的数字信号产生数字输出信号。缓存器耦接在所述模拟前端和所述数字后端之间。在第一操作模式中，所述数字后端以与所述模拟前端基本上相同的数据速率操作，并且所述缓存器被旁路。在第二操作模式中，所述数字后端以比所述模拟前端高的数据速率操作，并且使用所述缓存器来存储所述模拟前端的输出。
文档编号G06F3/06GK101978340SQ200880128137
公开日2011年2月16日 申请日期2008年3月27日 优先权日2008年3月27日
发明者N·格雷夫 申请人:艾格瑞系统有限公司