专利名称：具有可变设计规则的标准单元架构和方法
技术领域：
本发明涉及用于提供改进集成电路设计的电路和方法，其中采用基于具有可变间 距规则方法的单元，从而提高成品集成电路对工艺变化的容差(tolerance)。该发明特别提 供了在具有最小特征尺寸为32纳米以及更小尺寸的先进半导体工艺技术节点中的优势。
背景技术：
目前，系统级设计师确定对一个新定义的集成电路的需求，例如，将各种功能集成 到一个芯片中，他们经常使用基于专用集成电路(ASIC)或片上系统(SOC)单元的设计。在 这样的方法中，提供了一个已知的功能库，并且在通过选择及连接这些标准功能来具体化 器件的功能设计之后，采用电子设计自动化(EDA)工具验证所得到的电路正常运作，库元 件被映射到包含有诸如晶体管的预想元件的预定布局单元。所选择的单元要考虑到特定的 半导体工艺特征和参数，并建立一个设计的参数化物理代表(^presentation)过程。设计 流程从这一点开始继续，即通过对所需要的局部和总体连接进行布局和布线，从而使用标 准的单元形成完整的设计。最终，设计规则检查后，设计规则的验证，时序分析，关键路径分 析，静态和动态功耗分析，以及设计的最终修改，形成一个"出带(tape out)"步骤从而产生 光掩模生成数据。该光掩模生成数据(PG)然后被用来生成用在晶圆生产厂的光刻工艺中 制造半导体器件的光掩模。 随着半导体工艺的进步，器件尺寸持续变小。目前的半导体生产包括45纳米最 小特征尺寸并很快32纳米成为了最小特征尺寸。这些工艺的里程碑通常被称为"技术节 点"。朝着28纳米节点大规模量产的进展正在进行并且很短时间可以期望实现(e邓ected shortly)。朝着更小器件和更先进节点的趋势无疑会继续下去。 当晶体管尺寸随着先进技术节点同步縮小，物理布局的影响对该器件特点和性能 占了主导地位。由于半导体工艺的变化，这些器件还具有广泛的性能差异。稳健的设计必 须预见到这些影响。 为了控制器件的工艺变化的敏感，半导体制造商可能使用受限设计规则的办法 ("RDR")。通过限制某些形成关于单元的边界和关于其他层的层，该工艺变化敏感的问题 可减少。但是，这种办法产生额外的缺点。如果横向多晶硅布线不可用在布线工艺中，例如， 有一层金属，通常是金属层2必须是用来把内部器件连接在一起组成在一个单元内的简单 的功能。这种先有技术中的做法显著地增加了寄生耦合，从而减缓电路性能。 一般来说，当 采用RDR方法时产生了面积损失。随着设计规则的受限，为了实现单元群所需要的硅片的 数量增加了。 单元内这种额外的金属2的布线也不利地大部分使用了可用的金属2的连接资 源。此外，由于基础单元群现在包括金属2，当试图连接(route)单元内连接信号或电源、时 钟或地信号，发送拥塞的问题会发生在整个单元群中。其结果是更大的(较小密度)布局 需要额外的硅片面积，或者需要使用额外的金属层，以解决拥塞问题。这些单元群中的挤塞 解决方案添加了生产成本。
图l描述了一个非常简单的单元布局的平面图，其具有在ASIC或SoC设计10中所设置的所示的一对标准单元的金属间隔规则，这可由基于现有的设计方法的单元来获得。图1中，只有标准单元11的单元边界和层边界12被示出了。层边界表明在标准单元内的该区域，该处可形成导体层。该层到层间距规则这里例如是"a"，这是一个最小距离。例如，"a"的可能是5纳米。为了确保任何一个被放置的单元与另一个被放置单元相邻，要保持完整(full)的层到层的间隔距离"a"，单元l按照先有技术的方式配置，以避免层的任何部分被置于层边界12以外的区域。因此，如图1所示，当两个这样的单元被打包成为相邻时，间距的"a"被始终保持。通常情况下，导体层将由铝及其合金或铜及其合金形成，但其他导体层可通过使用电介质隔离。掺杂多晶硅是一个可供选择的对象。 图2是进一步说明了在先有技术中两个单元如何被以最小层到层间距规则"a"放置的第二平面图。再一次，该示了两个相邻的标准单元11的一个非常简单的平面图。每一个都有两个典型的层13的样例，例如该层可能是金属l，这可能由铝或铜形成，也可能是一个诸如具有本领域中已知的硅化层的多晶硅层的导体层。层13遵守最小间距规则。层13因此被放置成使他们不会接近到小于到单元边缘距离a/2的距离。单元有一个统一的宽度B，这也决定了单元的间隔。邻近的单元则无法安排，以便层13(在这个实施例的例子中)接近到比从一个到另一个的距离"A"更近。 在先进半导体工艺中，使用RDR以提高生产器件的产量是众所周知的。可能用于32纳米节点并可能在未来用在规模更小的技术节点的一项RDR限制，是在IC制造中最低导体层的多晶硅，将被限制为被放置在一个统一的方向。也就是说，所有的多晶硅导线可能被要求彼此平行并且只能垂直方向或只能水平方向延伸。此外，多晶硅层可能会进一步被限制成有一个统一的宽度和间距。这些限制保证了工艺变化的结果更加一致，B卩，以这些受限布局规则制造的器件将有更少的工艺敏感性。 然而，这些限制也使得把库功能连接到典型的标准单元中变得困难。图3描述了作为一个不受限的并且非常简单的例子，当被用在IC设计并且特别是在ASIC设计中时，一个两输入端NAND门可建立在一个典型的设计库中。图3中，从检查电路可以看出，当两个输入端B和A在逻辑的高电平"l"，两个N型晶体管Nl和N2将变为导通。与此同时，两个P型晶体管Pl和P2将是不导通。输出端Y将耦合到地或是标记为Vss的电源，并且将是逻辑"0"。在任何B和A都是逻辑低电平的情况下，通过N2和N1的路径将被阻断，并至少有一个P型晶体管将是激活导通的(active)。因此，输出端Y将耦合到正电源VDD并且是逻辑"l"或高电平。 正如本领域中已知的，一个CMOS标准单元被形成，含有4个或更多晶体管的P和N栅耦合在一起从而形成共同的元件(CMOS反相器)，其可进一步利用局部相互耦合从而形成了广泛各种库元件。这种单元的布局然后被复制成一个单元格阵列，并可能形成用于执行功能的器件的一个大部件或全部，该功能是由一个设计师使用电路标准单元库和使用已知的设计和验证工具所具体确立(specified)的。更复杂的功能，如ALU、寄存器文件、FIFO、锁存器、乘法器、加法器、多路复用器、开关等等也可用多个标准单元通过多层级的互联耦合在一起来形成。通过采用已知的提前映射到标准单元的元件，产生了一个稳健设计方法，设计人员不必验证单元库中的电路在晶体管层面的正常操作，因为这工作已经提前做了。相反，只有相互关联的元件的功能性操作需要被验证。有晶体管和器件设计专门知
6识的熟练的电路设计人员已经验证了在库中的电路是可以工作的并且器件的包括驱动能力，延迟等的模型也被提供给工具，从而使得一个新的ASIC的设计师不必在每次生成一个新器件的时候重新创制晶体管、逻辑或寄存器级电路。 此外，现今所制造的大多数的ASIC可能包括，除单元之外的多个嵌入式功能。这些可能包括，例如， 一个微处理器，RISC处理器，模拟到数字转换器，诸如移动电话或无线器件的无线电收发器，或者诸如集成了用户自定义的多个逻辑功能的内存模块的其他已知的功能。 图3中的该两个输入端NAND门30具有分别连接到一对CMOS晶体管的输入端A和B， Pl和Nl对输入端A，并且P2和N2对输入端B。输出端Y耦合到电流传导路径Pl和P2，并耦合到N型晶体管nl和n2的串联电流传导路径。所以输出Y在NAND门内有三个连接，同时输入端A和B的每个有2个连接。输入端A和B耦合到栅极端。输出端Y耦合到P型晶体管P1和P2的漏极和来晶体管N2的源极。晶体管N1的电流传导路径耦合到地。当两个输入端都是高电平时候，晶体管Nl和N2形成了到VSS或地的一个串联路径。
图4显示了 ，在一个平面图中，两个相邻的标准单元42和44的该布局图形在集成电路40的一部分的布局。这两个单元的每一个具有宽度B。每个单元连接被连接从而形成如图3所示的两输入端的NAND逻辑门。在实际器件中，将放置更多的标准单元，数百，数千或更多的这些单元从而实现集成电路的电路。 在这说明性的例子中，标准单元形成在一个P型半导体衬底上，或者可选地，对于绝缘体上硅("SOI")，它可以形成在一种掺杂或不掺杂的半导体材料的外延层上。P和N型有源区46和26分别形成在所示的单元42和44的顶部和底部。在P型有源区46通常形成于N型阱中，其采用双扩散工艺、离子注入、热退火以及在本领域中已知的类似的半导体工艺步骤。有源区或"氧化尺度(oxide dimensioned) "(0D)区46和26是由隔离氧化区来定义的。隔离区也是不可见的，但通常浅沟隔离(STI)或L0C0S氧化物被用来把有源区彼此隔离。在图4的标准单元布图中，有源区采用了 L形，虽然"L"在图示中是不可见的。这个L形在稍后所详细描述的单元的性能中产生了不对称或不平衡。 形成单向多晶硅(P0)和栅氧化层区22和24。这些包括虚拟多晶硅垂直线，如43和41，其不覆盖任何有源区，但形成了单元的边界区。虚拟垂直P0线可用于互连，从而形成单元内的其他电路。沉积P0线22和24是在氧化物沉积、多晶硅沉积、蚀刻、侧壁形成的通常的MOS工艺步骤中或者有源的源漏扩散注入、热退火等本领域已知的技术之前。因此，多晶硅线22和24形成M0S晶体管栅极和横越在栅极电介质(不可见)之上，这可能是，例如，氧化物或氮化物或组成的栅极电介质的的氮氧化物。也可使用其他高k和低k氧化物。
采用常规工艺，源漏扩散区(标记"s"和"d")，形成为与多晶硅栅极毗邻。对于图中所示的P沟道晶体管Pl和P2，执行了 P型掺杂。通常情况下，采用了自对准工艺，这就是，栅极多晶硅是用来作为这些源极/漏极扩散步骤的自对准的掩模。可选的工艺是众所周知的。可以采用本领域中已知的注入、扩散、退火和硅化物步骤。图中所示的晶体管N1和N2，采用N型掺杂形成多晶硅栅极两边的源漏区。 在用于防止层间电气短路的交替绝缘层被沉积之后，诸如金属1的导体被沉积和图案化从而连接一些电路元件。穿透这些绝缘层的通孔可用于把导体层金属l连接到下方的多晶硅P0层，其是晶体管N1， Pl， N2， P2的栅极导体，或是虚拟多晶硅线。在图4中，金属1部件34耦合到终端B用于把一个2输入NAND门的输入端连接到外部电路，连接到晶 体管P2和N2的栅极。引脚A，另一输入端，通过金属部件32连接到构成晶体管PI和Nl的 栅极端的多晶硅栅极22。参考图3，显示了该输入端如何耦合到在CMOS逻辑中共同形成一 个反相器的P和N型晶体管的栅极。 按照图4中布图形成了其他连接，从而完成如图3所示的NAND门逻辑。金属1总 线28把电源Vss或地连接到晶体管Nl的源极。晶体管N1和N2共享扩散区，其构成晶体 管Nl的漏极和N2的源极。N2的漏极通过一个接触连接到用于Y终端的金属2层。
同样，金属1的总线53形成了一个VDD终端。总线53横向交叉耦合到多晶硅P0 区的端部和构成了标准单元的顶部。金属1也可以用于把VDD耦合到晶体管PI和P2的公 用漏极区，其在极扩散区46内的多晶硅栅之间的中心部件中。晶体管Pl和P2的源's'通 过使用接触从而被金属1部件48耦合在一起，并且耦合到金属2部件36从而组成的Y终
丄山顺。 参照图3，可以看出，在图3中输出端Y被连接到晶体管P1和P2漏极区和N2的源 极区。 图4中布图的两个单元表明了先有技术中层到层、层到单元边界间距规则的一些 缺点。例如，所示的单元边界41和附加的单元边界被显示为与虚拟多晶硅部件纵向对准， 并沿着虚拟多晶硅部件延伸。 图4中，对于耦合两个输入NAND门的元件从而完成在标准单元42和44中的逻辑 门连接，使用金属2部件是必要的。这是因为引脚A和输出引脚Y以及Y的连接不能连接到 金属1，因为没有足够的空间放置一个立式金属1线，以满足距离单元边界"a/2"间隔。同 样，在金属1中不能形成输入引脚A，由于设计规则要求，金属l距离单元边界不能接近到小 于a/2，而且与其他金属1层必须间隔至少"A"的距离。这一距离是图中所示。因此，这些 连接必须是使用金属2完成，如36。这样的实施方式不利地增加了在层金属2上的寄生RC 负载，增加了布线拥塞(使金属2布线互连绕行标准单元区)，并耗尽了一些现有的金属2 的资源，造成不仅需要额外的金属层和相关的工艺成本，还需要整体上更大的芯片面积，才 能完成该器件。 因此，在使用的先进的半导体工艺中，有继续改进方法和布图结构的需要，以解决 先有技术的标准单元的这些问题和其他问题。
发明内容
通过本发明的实施例，这些问题及其他问题总地被解决或规避，并且通常获得了
技术优势，本发明的实施例提供了一个具有可变的层到单元边界的间隔距离的规则的受限
设计规则，由此，任何两个毗邻的标准单元之间，层到层的距离被保持为所需的最小距离，
而层到单元边界的距离是一个可变的距离，其可能只有不到第一个最小距离的一半。 本发明的第一示例性实施例中，一个具有可变层到单元边界受限设计规则的标准
单元被披露。在该标准单元中，定义了具有最小的层到层间隔距离的一层。在相邻标准单
元中，在一个单元中该层到最近的单元边界的距离可能是可变的；然而，在相邻的单元中该
层到单元边界的距离也必须是不同的，以维持跨单元的最小的层到层的间距。 在又一实施例中，用于实现一个集成电路的一个标准单元被披露了，其具有遵守受限设计规则的多晶硅部件。在一个受限设计规则中，多晶硅部件是统一方向的。在第二个受限设计规则中，多晶硅部件有统一的宽度和间距。虚拟多晶硅部件形成标准单元的纵向单元边界。金属l层形成在具有层到层最小距离间隔规则和一个可变的层到单元边界间距规则的多晶硅上方。金属l层可以在单元边界附近延伸越过虚拟多晶硅的一部分，只要在相邻标准单元之间层的层间距规则保持不变。 在示例性实施例中，多个标准单元被布置并连接从而形成一个集成电路。标准单元遵守受限设计规则。多晶硅部件形成的用于晶体管的栅极被布置在单元。多晶硅部件有统一的宽度并在统一的方向上跨越一对有源区。该有源区包括相反的导电类型的扩散而形成M0S晶体管的源和漏区，而多晶硅形成MOS晶体管的栅极。附加多晶硅部件形成在单元中或沿着单元边界而不覆盖有源区。在标准单元上形成具有层到层间距规则的导体层部件。毗邻单元边界的导体层的一部分可能覆盖在虚拟多晶硅上，而在相邻的单元中，导体层与单元边界的间隔开从而保持层到层间距为最小距离。 在一个方法实施例中，使用单元的结构要素的多边形图形表示法的布图工具被用来设计标准单元。定义标准单元边界区。在标准单元中定义有源区。多晶硅栅极覆盖在有源区上并形成为统一方向的导体，并且它们之间具有统一间距并具有统一的宽度。与多晶硅栅极导体同层的虚拟栅极导体被设置为沿着单元边界和沿着统一的方向，也有统一的间距和宽度。导体层形成在单元区域并建立起连接。导体层的至少两个部件之间的距离形成为具有最小间距。具有第二有源区的第二标准单元，形成具有统一方向和统一的间距和宽度的第二组多晶硅栅极导体。沿一个共同的单元边界的两个单元共享该虚拟栅极导体。在第二单元区上方形成导体的层，并且其距离第一单元中导体的层具有最小间距。从第一单元中导体到单元边界的间距和从第二单元中导体到单元边界的间距是可变的，但两个间距
的总和所构成的层到层的间隔距离不小于最小距离。在一个方法中，在共同的单元边界，第一层的一部分覆盖在虚拟栅极导体上。 前文相当广泛地概述了本发明的特点和技术优势，以便本发明如下的详细说明可以得到更好的理解。这发明内容部分简要地介绍了该发明的某些示例性的实施例，但该发明不仅限于这些示例性的实施例。 在此本发明的附加的特点和优势将描述，其构成了本发明权利要求的主题。本领域技术人员可以理解，所公开的理念和具体实施例可能随时用作为修改或设计其他结构或执行本发明同样目的的工艺的基础。本领域技术人员还应该认识到，等同的结构不背离所附权利要求中载明的本发明的精神和范围。
为了更全面的理解本发明的优点，现在参考与附图结合的下述说明内容，其中
图1显示了先有技术的标准单元、单元边界以及用于导体层的层到层间距规则的简化平面图； 图2显示了先有技术的两个标准单元和导体层的层到层间距的另一个视 图3显示了先有技术的两输入的CMOS NAND门的一个简单的电路原理 图4说明了使用先有技术的布图设计和层到层间距规则以获得图3中的两个输入NAND门的标准单元布图的一个平面视 图5显示了用于本发明一个示例性的实施例的标准单元、单元边界以及层到层间 距规则的简化的平面视图； 图6说明本发明的可变的层到单元边界间距规则的另一示例性的实施例； 图7说明在另一示例性的实施例中实施NAND门的图3的一对标准单元的布图视
图；和 图8显示了先有技术的方法和本发明的实施例的仿真结果比较表。 附图、示意图和图表是说明性的，而不是限制性的，而是本发明的实施例的例子，
其为了解释的目的而被简化了，而不是按照比例绘制的。
具体实施例方式
本发明的实施例的制作和使用详细地讨论如下。应该理解，虽然，本发明提供了许 多适用的发明概念，但可以在各种各样的具体情况中实施。所讨论的具体实施例只是本发 明的制作和使用的具体方式的说明，并没有限制本发明的范围。 图5描述了集成电路的一部分的一个简单平面图。对于非限制例子，集成电路可 能是具有所示的两个例子标准单元55和59的ASIC50。这非限制的例子是用来描述示例性 的实施例的间距规则。在图5中，所示两个标准单元55和59被放置为彼此相邻。单元55 层间距边界，例如金属l或其他层，其包围了放置在57处的一个层。单元59具有层间距边 界包围了放置在61处的一个层。如图所示，单元边界对于在层区域的四边的间距是不一致 的。这个可变的层间距改变了用于邻近单元内的放置规则和方法。当层到层的全部层间距 被保持为例如是最小距离'a'，从层边界到单元边界的间距现在允许改变。相对于先有技 术，层边界到单元边界的间距不再是固定为一个简单、统一的间距。 层边界到单元边界的距离的关系，一个可变的距离，到最小的层到层间距距离 'a'，可表示为
a， +a，， = a
其中a， > a/2 图6进一步说明在示例性的实施例中的层的这种关系，如金属1层，在相邻标准单 元中。由于a' > a/2，可以看出，因此a"〈 a/2。 图6中，单元55和59再次放置为彼此相邻的单元，并且它们之间的有共同的边 界。所示的导电图案层，如金属1，形成了导体57和61。从导体间距57至最接近的单元在 单元边界55是a'，这是一个小于a的距离。从单元59中的单元边界到同层的图案化的导 体61是a"。 a'和a"的总和是最小间距'a'。请注意，在单元中的设计中图案是重复的，从 在相同层的图案化的导体到最近的单元边界的间距是a"。在单元59中，同层的到图案化的 导体的间距，也是a'。在这种方式下，附加的单元57和59可以以交替的方式放置，以确保 在整个设计中保持这一层的导体之间的最小间隔距离'a'。 图7描绘了本发明中示例性的实施例中的具有共同单元边界而相邻放置的一对 标准单元。在图7显示的本发明的几个方面将要被讨论。 再一次，为了解释的目的，在图7中，在一个平面图中两个相邻的标准单元71和73 被描绘成布图。在实际集成电路或ASIC的实际的实现方式中，通常存在有其他更多的单 元、数百、数千或更多的标准单元。再一次说明的目的，通过连接配置该单元来实施图3中的两个输入端NAND功能。采用四个或更少的晶体管的其它电路可能会形成在一个单独单元内，并需要更多的晶体管的电路可以采用把多个单元连接在一起来形成。
在图7中，扩散91和101是用于PMOS晶体管的P型扩散和用于NMOS晶体管的N型扩散。正如通常是这样做，下层的衬底材料是一种P型衬底，从而在单元顶部对P晶体管区的隔离也形成在N型阱中，其为了清楚起见没有显示出来。此外，隔离诸如浅沟槽隔离是用来实现n和p有源区之间的电隔离，这被称为OD区。 所示的多晶硅导体81以一个统一的间距、宽度、在一个方向(单向)排列。在多晶硅层中，多晶硅部件使用统一的间距和宽度，并且布图限制为一致的方向，有益于提高所完成的器件对工艺变化的容差以及对特征尺寸(CD)的容差。 多晶硅栅极103和105在有源区上方延伸并且形成P型晶体管PI和P2和N型晶体管Nl和N2 ，在相应有源区91 ，为P型，而在101 ，为N型。在图7中的本发明的实施例中，虚拟多晶硅导体诸如79被放置在单元边界。单元边界97，例如，具有沿着它的虚拟多晶硅导体。 使用金属1耦合源、漏极和四个晶体管PI和P2，以及Nl和N2的栅极连接来完成逻辑电路。金属1部件87形成NAND门的输入端"A"。金属1部件95形成输入端B。这些金属1层部件分别被耦合到多晶硅栅极PI和Nl，以及P2和N2。栅极多晶硅导体103和105被形成在栅极电介质上方，该电介质可能是氧化物，氮化物，或其他高或低k电介质材料，以及它们的组合，然后它们被图案化从而形成栅极多晶硅导体下方的栅极电介质。通过使用常规施主原子的离子注入，或通过使用热退火，或两者兼而有之的工艺把源极和漏极区形成在栅极导体的两边。晶体管P1和P2的源极区被耦合在一起("共用源")并且接触73把它们耦合到金属1的耦合了 VDD的端盖材料。接触73是超大尺寸的，从而提高单元的通路能力(routablility)并释放接触区的应力。 晶体管N2的源极被金属1部件93耦合到Y输出端。该金属1部件覆盖在构成单元边界的虚拟多晶硅部件的一部份上，因此，从该金属l层到单元边界的距离小，即距离a'。通过允许Y连接延伸到共同的单元边界并且重叠在虚拟多晶硅上，该两个输入端NAND门现在可以只使用标准单元内的金属l来连接。本发明的这个实施例有利地释放了在先有技术中用于在单元之间作为互联布线的金属2层，从而大大提高了单元的通路能力，因为金属2现在可以在单元上方运行。 晶体管Nl和N2栅极之间的区域是晶体管N2漏极和晶体管Nl的源极。这些晶体
管串联地耦合在Y输出端和由横向金属1总线83提供的电压Vss之间。晶体管N1的漏极
区然后通过金属1部件107耦合到将被耦合到电压Vss或地面的金属1总线83。 用于终端A， B和Y的金属l部件，在图中标示为87，95和93，被扩大到超出了为
构成连接的最小设计规则的要求。通过扩大该区域可供通孔连接到导体的上层，这增加单
元的通路能力。 形成标准单元的金属1层，在本发明的另一实施例中，使用的是"双削减"或两个掩模的光刻工艺。正如本领域中所公知的，这一额外的步骤可以改进单元中的水平的"端盖"75(用于电压)和83(用于Vss)，但它确实需要一个额外的掩模步骤。另外，此步骤可省略，且金属1可以使用一个单一的掩模来形成。 金属1和虚拟多晶硅层之间的重叠部件，如在图中的77处，最好应控制为使得可能发生金属l和其下方的虚拟多晶硅部件之间的电容最小化。具有一个可变的层到单元边 界间距规则的重要性在于，当金属1层可以延伸到到单元边界的一侧，可只用金属1和多晶 硅来完成形成在单元中的逻辑电路。如上面所解释的，相邻单元必须有一个为a〃的层到单 元边界间距，从而保持层到层间隔距离为"a"。 附加的实施例包括使用压縮应力来改善PM0S器件的性能。正如本领域中所公知 的，如果在CMOS工艺中形成了同样尺寸的N和P型晶体管，P型晶体管的性能往往比不上N 型晶体管。通常情况下，这可以通过增加P型晶体管尺寸或掺杂浓度来补偿。最近，人们发 现，P型晶体管区域施加压縮应力也可以提高载流子迁移率，从而提高性能。如图7，这是用 来控制某些层的蚀刻工艺的双蚀刻停止层(DESL)也被用来在P型M0S晶体管Pl和P2的 P扩散区产生压縮应力，从而提高所完成的电路的性能。当然，这一步在可选的另一实施例 中可以省略。 层到相邻单元的层边界之间的关系是由以下方法来保持的，例如采用EDA放置工 具，以便所有的层到层一直保持着所要求的间距"a"。本发明使用可变的层到单元边界间距 极大地缓解了先有技术的解决方案在使用RDR时候强加在设计中的面积损失。此外，通过 在指定的单元区内去除金属2和金属3层的一部分，具有较低的层到层电容的标准单元内 实现的电路，提高电路的开关速度。 在使用标准的32纳米工艺参数的一个实现的例子中，多个标准单元被放置和连 接，从而形成一个32反相振荡器。反相器的第一组按照图4中使用RDR和在单元中的金属 2来排布从而连接(先有技术的方式)。在另一个实现方式中，接触减少技术应用到布图中 并且使用了 60%的接触尺寸。在优选的实施例中，本发明的新型的可变的层到单元边界规 则被用于标准单元布图，如在图7中，同时减少面接触尺寸。 在图8中描述了所产生性能的比较。图8中，最上面一行显示了仿真结果的三个 反相链。先有技术的方法，标记为"初始布图"，有一个上升时间，下降时间，频率和功耗数 据点。在中间行，这是相对于先有技术的做法减少了接触尺寸。这提高了反相链的工作速 度，但电源没有改变。在表的第三行，反相器链采用具有本发明可变间距规则的首选布图实 施例来实现的，以进一步改善布图。频率比先有技术提高了 9.55%，同时，功耗减少了大约 相同的百分比。因此，使用本发明的实施例具有在所要求的速度、功耗和芯片面积方面有优 势。 性能的提高被认为是由于把用于VDD和VSS的电源轨道从先有技术的金属3换到 了金属2，降低了电容。此外，当输出端现在用金属l层的部件以及金属2不出现在标准单 元内部时，输出端接触电容被减少了 。 使用本发明实施例的更多的好处是使所有的多晶硅对准一个方向，以最小化多晶
硅多晶硅间距的影响。先有技术的布图有一个L形的OD(有源区)，其产生了一些额外的对
工艺变化的敏感度。优选实施例的标准单元具有矩形0D区域，减少了这些问题。 通过在优选实施例中使用较宽的DESL和N-阱层包围物，该器件的性能被进一步
提高。虚拟多晶硅层可垂直互连。在优选的集成电路使用标准单元来布图，虚拟多晶硅被
对准并放置在垂直方向上并且在水平和垂直两个方向都在单元行之间，从而隔离外部布图
效果的冲击。 根据本发明的实施例的集成电路以及用于形成集成电路的方法可以用于高k电
12介质层、金属栅极结构和FinFET结构。 虽然本发明和它的优势已经被详细叙述了，应该认识到，不离开附加权利要求所定义的本发明的精神和范围，这里可以做出各种变化、替换和改变。例如，本领域技术人员容易理解，该方法在本发明的保护范围内可能有不同的变化。 此外，范围本申请并不打算只限于具体实施例的方法和说明书所描述的步骤。从本发明所公开的，作为本领域普通技术人员可以很容易地理解，目前现有的或以后开发的那些执行与所描述的相应实施例的基本相同的功能或实现大致相同的结果的工序或步骤，根据本发明在这里都可以使用。因此，所附的权利要求企图包括在这些工序或步骤的范围内。
权利要求
一种集成电路结构，其中包括在半导体衬底中定义的第一单元区，在第一方向和第二方向上延伸，并具有单元边界，所述第一单元区包括第一有源区；至少一个第一栅电极带，覆盖在第一有源区上方并在第一方向上对准；导体层的第一组线，至少具有两个部件，并在两个部件之间具有最小间隔距离；第一组线的部件之一距离单元边界具有第一间隔距离，其中第一间隔距离基本上低于最小间隔距离的一半；和在半导体衬底中定义的第二单元区，在第一方向和第二方向上延伸，并与第一单元在第一方向具有一个共同的单元边界，第二单元区包括第二有源区；至少一个第二栅电极带，覆盖在第二有源区上并且在第一方向上对准；导体层的第二组线，至少具有两个部件，并在两个部件之间具有最小间隔距离；和第二组线的部件之一被放置并且与共同单元边界间隔了第二间隔距离，并且被放置为毗邻第一单元的第一组线中的所述一个部件，第二间隔距离基本上超过最小间隔距离的一半。
2. 如权利要求l所述的集成电路结构，进一步包括虚拟栅电极带，放置在第一和第二单元区中并且对准第一方向，并基本上平行于第一和第二栅电极带。
3. 如权利要求l所述的集成电路结构，进一步包括在第一单元区中的第三有源区，第一有源区和第三有源区是导电类型相反的掺杂半导体材料。
4. 如权利要求1所述的集成电路结构，其中第一间隔距离和第二间隔距离的总和是一个大于或等于最小间隔距离的距离。
5. 如权利要求1所述的集成电路结构，其中第一和第二栅电极带包括设置在电介质材料上方的多晶硅。
6. 如权利要求3所述的集成电路结构，其中第一栅电极带和第一有源区及第三有源区形成在第一和第三有源区中的M0S晶体管结构。
7. —种集成电路，其中包括在半导体衬底中形成的嵌入式逻辑功能，定义了集成电路的一部分；禾口在半导体衬底中形成的多个标准单元，定义了集成电路的另一部分，执行用户指定的功能，该多个标准单元包括在半导体衬底中形成的至少一个第一标准单元，包括第一导电类型的第一有源区；第二导电类型的第二有源区；单元边界，在围绕着第一和第二有源区的第一方向和第二方向上延伸；至少一个栅电极带，形成在第一和第二有源区上方和对准第一方向，且有一个统一的间距；至少一个虚拟栅电极带，沿着所述单元边界形成并且对准第一方向，且有所述统一的间距；在覆盖在第一标准单元上的导体层中形成的多个导体，上述多个导体具有彼此间距一 个最小间隔距离的部件；禾口在上述导体层中形成的多个导体中的至少一个具有一个部件，该部件到单元边界的距 离基本上低于最小间隔距离，该部件部分地覆盖在虚拟栅电极带上；在半导体衬底中形成的至少一个第二标准单元，包括第一导电类型的第三有源区；第二导电类型的第四有源区；第二单元边界，在围绕着第一和第二有源区的第一方向和第二方向上延伸，并与第一 标准单元具有一个共同的单元边界；至少一个第二栅电极带，形成在第三和第四有源区上方并对准第一方向，且具有所述 统一的间距；至少一个第二虚拟栅电极带，沿第二单元的单元边界形成并对准第一方向，且具有所 述统一的间距；在覆盖在第二标准单元上的导体层中形成的第二多个导体，所述第二多个导体具有彼 此间距一个最小间隔距离的部件；禾口在所述导体层中形成的第二多个导体中的至少一个具有一个部件，该部件到共同单元 边界的距离基本上超过了最小间隔距离，并且毗邻于第一单元的多个导体的所述至少一个 部件；其中第一间隔距离和第二间隔距离的总和至少等于最小间隔距离。
8. 如权利要求7所述的集成电路，其中在第一标准单元中的第一和第二有源区和至少 一个栅电极带形成至少一个PM0S管和一个NMOS晶体管。
9. 如权利要求8所述的集成电路，其中栅电极带进一步包括多晶硅栅电极和覆盖在第 一，第二，第三和第四有源区上的电介质材料。
10. 如权利要求7所述的集成电路，其中对于多个标准单元的每一个，栅电极带和虚拟 电极带都有统一 的宽度和统一 的间距。
11. 如权利要求io所述的集成电路，其中在多个标准单元中的每一个第一有源区中的一部分具有覆盖在第一有源区上的电介质的双重蚀刻停止层，来提供压縮应变。
12. 如权利要求7所述的集成电路，其中在导体层中的多个导体包含第一金属层。
13. —种使用标准单元形成集成电路的方法，包括 通过从标准单元库选择电路元件来确定电路功能；在半导体器件中形成多个标准单元布图来执行电路功能，所述多个标准单元布图是通 过以下的电子设计自动化工具形成的形成第一标准单元区，其具有的单元边界在第一方向和第二方向上延伸； 在第一标准单元区中形成第一有源区；在第一标准单元区中形成覆盖第一有源区的多个栅电极带，所述栅电极带具有统一的 间距、统一的宽度，并在第一方向上对准；在第一标准单元区的导体层中形成第一多个导体，第一多个导体的至少两个部件分开 一个最小间隔距离，第一多个导体的至少一个部件到单元边界的间隔是基本上小于最小间隔距离的一半的距离；形成第二标准单元区，其在第一方向和第二方向上延伸并且其具有的第二单元边界包括与第一标准单元区共同的单元边界；在第二标准单元区中形成第二有源区；在第二个标准单元区中形成覆盖第二有源区的第二多个栅电极带，所述栅电极带具有统一的间距、统一的宽度，并在第一方向上对准；禾口在第二标准单元区的导体层中形成第二多个导体，第二多个导体的至少一个部件被放置为毗邻第一标准单元的导体层的所述一个部件，并且到共同的单元边界的间隔是基本上超过最小间隔距离的一半的第二距离；其中第一间隔距离和第二间隔距离的总和至少等于最小间隔距离。
14. 根据权利要求13的方法，其中形成多个标准单元的步骤还包括在EDA工具中确定多边形，该多边形与半导体制造工艺中的材料层有关。
15. 根据权利要求13的方法，其中形成第一标准单元和形成第二标准单元的步骤还包括形成对准第一方向的虚拟栅电极带，其平行于栅电极带并且具有所述统一的宽度和统一的间隔。
全文摘要
本发明公开了一种对层到单元边界的间隔具有可变规则的标准单元布图的结构和方法。在一个实施例中，第一标准单元布图提供了导体层，该导体层的至少两个部件分开一个最小间隔距离，该导体层的至少一个部件到单元边界是一个基本上小于最小间隔距离的一半的第一间隔距离；第二标准单元放置为毗邻第一标准单元，第二标准单元的至少一个第二部件毗邻第一标准单元的第一部件，并且与所述共同的单元边界隔开一个大于最小间隔距离的一半的第二距离；其中第一和第二距离的总和至少与最小间隔距离是一样大的。还公开了形成标准单元的方法。
文档编号G06F17/50GK101752368SQ20091020914
公开日2010年6月23日 申请日期2009年10月28日 优先权日2008年12月18日
发明者庄学理, 罗明健, 郑光茗, 马诺伊·阿卡尤·乔什 申请人:台湾积体电路制造股份有限公司