专利名称：标准元件单元反偏压架构的制作方法
技术领域：
本实用新型涉及一种CMOS元件，特别是涉及一种能对晶体管掺杂区施以偏压的CMOS元件。
背景技术：
制程步骤的复杂度、元件电路密度以及元件最小尺寸使得先进的复杂半导体元件设计与制造技术日益成熟。因此，在先进的复杂半导体元件设计中，必须考虑很多因素，包括功耗、速度性能、漏电功耗等。相应地，布图、电性模拟以及许多其它相关步骤便被整合于已成熟的电子元件设计系统当中。这类电子设计系统使集成电路设计者能够在计算机虚拟环境中产生复杂的结构，建立复杂的三维单元(cell)并加以电性模拟，还可以与制程能力进行匹配。
然而，在设计与维持元件性能的过程中，仍然存在许多挑战，特别是在元件尺寸持续缩小的情况下，例如，连线(interconnect)和逻辑元件密度的增加会造成电性恶化。为了有助于这些元件的开发，布图设计可能包括大量集成电路设计者在电子设计布图系统中可能用到的基本或标准单元结构。这里的标准元件单元包括通常或经常用到的单元、各种不同组态的场效应晶体管(FET)、导电性连线组态以及本领域技术人员熟知的很多其它结构。
在开发新设计时，最主要的任务之一是降低待命漏电功耗(standby leakage power)。待命漏电功耗发生在FET或其它零组件未被启动的时候，它也会导致元件性能的恶化。
实用新型内容有鉴于此，本实用新型的目的在于提供一种标准元件单元反偏压架构，从而降低晶体管的待命漏电功耗，并且提高元件的性能。
为了实现上述目的，本实用新型提供一种标准元件单元反偏压架构，包括一个CMOS(互补金属氧化物半导体)元件单元，该CMOS元件单元至少包括第一与第二CMOS晶体管，分别在第一与第二掺杂阱中有第一与第二CMOS晶体管掺杂区，其中，每个该晶体管掺杂区各以一个对应的电源电位或接地电位施以偏压；以及一个分接单元，该分接单元分别有位于该第一与第二阱中的第一与第二分接单元掺杂区，其中，每个该分接单元掺杂区各以一个不同于该电源电位和接地电位的电位施以偏压。
根据本实用新型所述的标准元件单元反偏压架构，所述第一与第二分接单元掺杂区分别以不同的第一与第二电位施以偏压，且该第一与第二电位不同于所述电源电位与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，所述CMOS元件单元是一个标准元件库的单元。
根据本实用新型所述的标准元件单元反偏压架构，所述分接单元与所述CMOS元件单元的外形和尺寸相似。
根据本实用新型所述的标准元件单元反偏压架构，对于每个对所述分接单元掺杂区施以偏压的所述电位，其大小与振幅至少一个不同于所述电源电位与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，对于每个对所述分接单元掺杂区施以偏压的所述电位，其相位与极性至少一个不同于所述电源电位与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，所述第一与第二分接单元掺杂区除了通过电源电位对所述第一与第二CMOS晶体管掺杂区中的一个施以偏压之外，其他时刻也存在偏压。
为了实现上述目的，本实用新型还提供一种标准元件单元反偏压架构，包括多个分接单元，每个该分接单元各自对应多个相关的CMOS晶体管元件，其中，该多个相关的CMOS晶体管元件至少以电源电位与接地电位之一施以偏压，且每个该分接单元各自以第一或第二电位对与之对应的该多个相关CMOS晶体管元件施以反偏压，该第一与第二电位不同于该电源电位与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，多个CMOS晶体管元件共同组成多个CMOS元件单元，且多个CMOS元件单元又组成多个CMOS元件单元区块，每个CMOS元件单元区块各自包括多个CMOS元件单元，这些CMOS元件单元各自对应一个分接单元。
根据本实用新型所述的标准元件单元反偏压架构，每个所述分接单元通过对应的所述第一与第二电位中的一个对与其对应的CMOS元件单元区块中CMOS元件单元的每个CMOS晶体管元件施以偏压。
根据本实用新型所述的标准元件单元反偏压架构，对于每个所述第一与第二电位，其大小与振幅至少一个不同于所述电源电位与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，对于每个所述第一与第二电位，其相位与极性至少一个不同于所述电源电位与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，所述分接单元除了通过电源电位对所述对应的CMOS元件单元施以偏压之外，其他时刻也存在所述第一与第二电位之一的反偏压。
根据本实用新型所述的标准元件单元反偏压架构，还包括一个电源连线，至少间接地将多个CMOS元件连接至一个电源；以及一个接地连线，至少间接地将多个CMOS元件连接至一个接地电位。
根据本实用新型所述的标准元件单元反偏压架构，还包括一个第一反偏压连线，至少间接地分别将多个CMOS晶体管元件连接至第一反偏压源；以及一个第二反偏压连线，至少间接地分别将多个CMOS晶体管元件连接至第二反偏压源。
根据本实用新型所述的标准元件单元反偏压架构，每个分接单元与每个CMOS元件单元的外形与方向相似。
为了实现上述目的，本实用新型又提供一种标准元件单元反偏压架构，包括一个位于基板上的N型阱；一个位于该基板上该N型阱附近的P型阱；以及一个分接单元，该分接单元包括该N型阱中的N型掺杂区与该P型阱的P型掺杂区；多个CMOS元件单元，包括多个CMOS晶体管元件，各自包括位于对应N型阱与P型阱中的源/漏极区；电源与接地连线，至少间接地将多个CMOS元件的源/漏极区连接至对应的电源与接地电位；一个第一与第二反偏压连线，至少间接地分别将该N型阱与该P型阱连接至该第一与第二反偏压源，使得该N型阱与该P型阱可分别处于第一与第二反偏压电位，且该第一与第二反偏压电位不同于该电源与接地电位。
根据本实用新型所述的标准元件单元反偏压架构，该架构还包括一个连线结构，该连线结构包括第一与第二金属层，各有导电连线将多个CMOS晶体管元件连接以形成多个CMOS元件单元，其中，所述电源与接地连线各包括位于该第一金属层的导电连线之一，且所述第一与第二反偏压连线各包括位于该第二金属层的导电连线之一。
根据本实用新型所述的标准元件单元反偏压架构，所述电源与接地连线大致平行，所述第一与第二反偏压连线大致平行，且各自大致垂直于所述电源与接地连线。
本实用新型提供的标准元件单元反偏压架构，通过电源电位或接地电位对CMOS晶体管掺杂区施以偏压，并对分接单元掺杂区施以不同于电源电位和接地电位的偏压；或者通过电源电位或接地电位之一对多个相关的CMOS晶体管元件施以偏压，并通过分接单元对与之对应的多个相关CMOS晶体管元件施以不同于电源电位和接地电位的第一或第二电位；或者通过对位于一个基板上的N型阱和P型阱施以不同于电源电位和接地电位的第一和第二反偏压电位，实现对待命漏电功耗和速度性能的控制。本实用新型可以降低待命漏电功耗，从而提高半导体元件的性能；也可以根据需要施加正向偏压，提高漏电流，从而提高速度性能。
图1是本实用新型的系统的部分方框图。
图2是本实用新型实施例的部分流程图。
图3a是根据本实用新型实施例建立的修正标准分接单元的部分布图。
图3b是根据本实用新型实施例建立的修正标准分接单元的部分布图。
图3c是根据本实用新型实施例建立的修正标准分接单元的一部分的透视图。
图4a是本实用新型实施例具有反相器与分接单元的集成电路设计的部分布图。
图4b是本实用新型实施例具有反相器、分接单元与偏压连线的集成电路设计的部分布图。
图4c是本实用新型实施例具有反相器、分接单元与偏压连线的集成电路设计的部分透视图。
图5是本实用新型实施例具有多个分接单元与阱反偏压的集成电路的部分布图。
图6是本实用新型实施例向分接单元的驱动电路提供VBB与VPP电压的部分电路图。
图7是本实用新型实施例的装置在制程过程中的部分透视图。
图8是图7所示的装置在下一制程阶段的透视图。
图9是图8所示的装置在下一制程阶段的透视图。
图10是图9所示的装置在下一制程阶段的透视图。
图11是图10所示的装置的部分透视图。
具体实施方式
图1是本实用新型系统100的部分方框图，用来说明两个可用于建立省电型集成电路单元结构的组件。系统100或至少其画出的部分包括一个电子集成电路设计组件102以及一个漏电功耗控制集成电路架构104。系统100还可以包括多个用来实现省电型集成电路的元件结构。
电子集成电路设计组件102包括多个可连接不同数据库的子软件设计工具，如半导体代工厂的数据库或者代工厂的客户的数据库。通常，电子集成电路设计组件102可以包括多个可通过用户界面进行访问的元件库。这样，每个元件库的单元(cell)便可摆置于同一集成电路设计布图当中。电子集成电路设计组件102可以通过网络与很多其它个体(entity)连接，这些个体包括客户、服务器、无线通讯元件、终端机以及其它许多与网络连接的个体。此外，网络中还可以包括虚拟的晶圆厂。其中，电子集成电路设计组件102、生产制造以及其它个体可通过网络共享资讯、沟通并进行互动。
漏电功耗控制集成电路架构104可对电子集成电路设计组件102提供独特的设计技巧或组态。架构104可提供能在待命或启动状态下大幅降低漏电功耗的集成电路单元设计，包括集成电路的元件(element)可持续地被外部电源供电(即静止态)，或者根据特定指令而随机启动(即启动态)。启动态元件的一个例子是FET。在待命模式下，装置的多个FET可能不会启动，而漏电功耗仍会产生。
架构104可用以提供一个或多个FET的反偏压。例如，架构104可包括一个或多个分接头(tap)，连接至对应于一个或多个FET的阱。架构104还可以包括掺杂区，其中，可产生一个电性连接，连接至含有多个N型MOS(金属氧化物半导体)或P型MOS阱。为了建构阱偏压，阱可以具有一个电位。与基板和其它电性接地的N型MOS或P型MOS元件相比，该电位是一个浮动电位，且可对多个单元施以偏压，以便控制或降低漏电流。阱偏压还可以为FET、金属氧化物半导体场效应晶体管(MOSFET)和/或形成于基板上的其它元件提供临界电压。
图2是提供省电型单元架构104的方法200的部分流程图。方法200起始于步骤202，在该步骤中，可提供、初始化或存取一个电子集成电路设计系统。电子集成电路设计系统可包括多个计算元件与软件系统，以便操控集成电路组件。集成电路组件可包括FET、电容、放大器、逻辑运算器、电阻、导电连线、掺杂区以及许多组件所建构的单元。电子集成电路设计系统可包括多个用于电子元件模拟的工具。通常，集成电路模拟程序(如SPICE)和其它分析工具可被整合到电子集成电路设计系统中。如果电子集成电路设计系统未连接元件库，可以将其连接多个元件库(如步骤204或其它步骤)。元件库可以包括集成电路子组件(sub-component)布图，可用于整体设计的不同部分。
这样，在一个实施例的步骤204，便可提供包含多个经常使用或标准集成电路单元元件库的子组件布图。标准集成电路单元元件库可包括多个半导体集成电路元件设计单元，如动态随机存储器(DRAM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、同步DRAM和/或其它逻辑元件。标准集成电路单元元件库还可包括模拟组件单元，如电容、电感、电阻和/或其它组件。
在步骤206中，新的集成电路单元元件库可加入到标准集成电路设计元件库中。新的集成电路单元元件库还可通过修改现有标准集成电路设计元件库而得到。例如，在一个实施例中，分接单元(tap cell)可通过修改标准FET的掺杂区或其它单元而得到。在下述实施例和其它本说明书所揭露的范围内，分接单元可提供阱偏压以降低漏电流和/或调整FET的临界电压。
通常，一个分接单元可以包括一个或多个掺杂阱。在阱中有一个或多个薄氧化层，或具有较高掺杂浓度的扩散区。在本说明书中，每个薄氧化层或扩散区称为“OD”或“OD区”。在一个实施例中，一个分接单元可以包括一个N型阱和一个P型阱。其中，N型阱可以包括N型OD，P型阱可以包括P型OD。N型阱也可包括P型OD，而P型阱也可包括N型OD。任何OD的注入可通过离子束注入、等离子源离子注入和/或其它现有或未来将发展的制程而完成。
分接单元可以有连线，用以将一个或多个OD区连接至一个外部偏压源，使得对应的P型与N型MOS元件的阱被施以反偏压。在某些实施例中，分接单元可以用来降低一个或多个半导体元件的漏电。
在步骤208中，在一个集成电路设计中完成分接单元与其它单元的布图，包括以垂直或水平方式进行，并可耦接至多个集成电路单元。此外，在进行其它单元布图的同时、之前或之后，可以在集成电路设计布图内进行分接单元的布图。分接单元可任意摆置，也可彼此或相对其它单元以特定间隔摆置。其中，漏电的降低与控制可以通过分接单元的数量和位置加以优化。分接单元的间隔可根据相关的FET与其它元件的几何尺寸来确定，使得当尺寸持续缩小时，分接单元的间隔可根据要求随意增减。除了相关元件的偏压源和/或偏压控制器以外，分接单元还可以有单独的电压源和/或电压控制器。分接单元的电压源和/或电压控制器可位于相关元件附近，也可远离相关元件，位于一个独立的小片(die)或芯片(chip)上。每个分接单元可有独立的电压源，或所有分接单元由一个电压源控制。每个集成电路的分接单元群可共享一个电压，使得每个分接单元群可连接至对应电压源和/或控制器。
图3a是根据本实用新型实施例建立的修正标准分接单元(modified standard tap cell)的部分布图。分接单元300包括一个N型阱302与一个P型阱304。N型阱302和/或P型阱304可整合或接触用以形成相邻FET或其它元件的阱。该阱甚至可用以形成包括这些元件的标准单元(以下称为“相关单元”)。在一个P型掺杂基板形成分接单元300的实施例中，N型阱302与P型阱304(包括其可用以形成相关单元的部分)可被一个深N型阱所包围。N型阱302可包括一个N型掺杂的OD306以及一个P型掺杂的OD310。P型阱304可包括一个P型掺杂的OD308以及一个N型掺杂的OD312。N型阱302与P型阱304可彼此相邻而形成，也可由基板的一部分予以隔开，还可用局部氧化或浅沟槽隔离等隔离结构322隔开。
N型阱302与P型阱304的电性连接可通过N型掺杂OD306和P型掺杂OD308实现。通常，对N型掺杂OD306和P型掺杂OD308的接触可通过接触孔(contact)、引线孔(via)、连线和/或其它导电元素实现。导电元素可包括一层或多层导电层，可能包括耐熔阻挡材料(refractory barrier material lining)以及块状导电填充材料(bulk conductive material filler)。通常，图中所示的分接单元300的实施例使用接触孔320延伸于第一金属层与N型掺杂OD306、P型掺杂OD308、P型掺杂OD310以及N型掺杂OD312之间。第一金属层可以是形成于分接单元300与相关单元上的集成电路连线结构的第一金属层。在所示实施例中，多余或替代的连线也可形成于该第一金属层中，且可用以将N型阱302与P型阱304连接至一个或多个偏压源。第一金属层包括一个N型掺杂OD连线314、一个P型掺杂OD连线315、一个接地连线316以及一个电源连线318。
图3b是图3a所示的分接单元300在下一制程阶段的布图。其中，分接单元300包括导电的过驱分接头(overdrive tap)VBB、VPP或其它偏压连线326、328，或以其相互连接。偏压连线326、328可以是一个第二金属层或连线结构的较高层金属层的一部分。分接单元300的N型掺杂OD306与P型掺杂OD308可分别通过一个或多个接触孔320电性连接至连线326、328。因此，连线326、328可将N型掺杂OD306与P型掺杂OD308连接至一个或多个基板、芯片或小片上的偏压电源和/或一个或多个外部电源。
图3c是图3b所示的分接单元300的部分透视图，此处以标记350代表。分接单元350大致相似于分接单元300，但分接单元350不包括图3a与3b所示的绝缘结构。
图3c显示了多层用以形成本实用新型分接单元的材料层。例如，在所示的实施例中，分接单元350包括一个介电层330，该介电层330位于N型掺杂OD306、P型掺杂OD308、P型掺杂OD310以及N型掺杂OD312之上。介电层330可隔绝N型掺杂OD的连线314、P型掺杂OD的连线315、接地连线316以及电源连线318。连线314至316和318可包括一层或多层耐熔金属阻挡材料(refractory metal barrier layers)以及块状金属层(bulk metallayers)。阻挡层可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、钨化钽(TaW)、钨化钛(TiW)和/或其它材料；块状金属层可包括铜(Cu)、铝(Al)和/或其它材料。在一个实施例中，一层或多层连线314至316、318和/或连线326、328包括易导电的纳米材料，如碳纳米管(carbon nano-tubes)、富勒烯(fullerenes)和/或其它可注入杂质的纳米材料。
图4a是本实用新型装置400的部分布图。装置400是一个环境，图3a和3b所示的分接单元300和/或图3c所示的分接单元350可建构于其中。在所示的实施例中，装置400可以由相关单元区块(cell block)的一部分所组成。相关单元区块包括图3a和3b所示的分接单元300、反相器单元401a以及与非门单元401b。当然，装置400可包括除图4a所示之外的其它相关单元。单元区块400可通过引入深N型阱324而与其它区块电性隔绝。在其它实施例中，还可能是深P型阱。单元区块400可以通过外围的N型掺杂或P型掺杂的环状结构408与环绕的单元区块隔绝。
反相器单元401a和与非门单元401b可各包括多个形成于对应的N型阱302与P型阱304中的MOS晶体管。单元区块400的分接单元300可通过N型阱302与P型阱304的反偏压向反相器和/或与非门单元提供基底电位，从而降低反相器单元401a和与非门单元401b的漏电流，并控制集成电路速度性能。反相器单元401a和与非门单元401b的P型与N型MOS元件可通过栅极402与导电性连线404相互连接。栅极402可包括一层或多层材料层，可能包括一层氧化铪(HfO2)或其它具有高介电常数的材料，夹于超薄氧化层与金属硅化的多晶硅之间。在一个实施例中，一个或多个栅极包括易导电的纳米材料，如碳纳米管(carbon nano-tubes)、富勒烯(fullerenes)和/或其它可注入杂质的纳米材料。
具有分接单元300(和/或350)的单元区块400可在为集成电路提供电源时，设置固定的阱偏压；或者，该阱偏压可根据操作状况而动态设定。例如，如果集成电路为了省电而进入睡眠模式，可发送一个信号给分接单元300以启动反偏压，并提供给N型掺杂OD306与P型掺杂OD308，这样可以大幅降低相关单元的待命漏电流(standby current leakage)。施予N型掺杂OD306与P型掺杂OD308的阱偏压也可在集成电路的不同位置设定为多个不同的值。因此，在含有多种不同形式逻辑单元(logic cell)的中央处理单元(central processing unit)中，每个集成电路组件或组件群可以针对不同分接单元300具有不同的反偏压，还可根据不同模式而同时或依次切换至不同值，从而将漏电流降至最低。再者，一个或多个分接单元300在每个单元区块中的位置是可变的，例如，可以为了优化布图或间隔而改变位置，从而避免反偏压因距离过长而下降，同时提高单元密度。
图4b是图4a所示的单元区块400加上导电性过驱分接头(conductive overdrive tap)VBB、VPP或其它连线326、328的布图。连线326、328可连接至多个分接单元300或者单个分接单元300。其中，可预先选定反偏压的设定值。连线326、328可连接至一个或多个分隔的电源，这些电源不同于反相器单元401a和与非门单元401b和/或其它相关单元的电源。
图4c是图4b所示的单元区块400的部分透视图。接地连线(如VSS)318与电源连线(如VDD)316可通过一个或多个引线孔(via)或其它连接元件分别连接至N型掺杂OD312与P型掺杂OD310。介电层330可以形成于接地连线318与电源连线316之下。
本领域技术人员应当知道，本实用新型不限于上述分接单元300和/或350。除此处所述的实施例外，根据本实用新型所形成的分接单元可用来连接多个特征元件，这些特征元件可用于集成电路与其它电子元件中。
图5是本实用新型实施例集成电路500的部分布图。集成电路500包括一个逻辑阵列502。该逻辑阵列502包括整合形成于相关单元区块530中的分接单元510。其中，每个单元区块530可以包括多个反相器单元、与非门单元和/或其它逻辑元件。每个分接单元510大致相似于上述一个或多个分接单元300、350。逻辑阵列502可包括多个单元区块520，其中的一个或多个单元区块520大致相似于上述的单元区块400，但单元区块520可包括多个反相器单元、与非门单元以及有别于图4a至4c所示两个单元的其它CMOS(互补式金属氧化物半导体)元件，使得CMOS元件阵列可由多个分接单元510提供反偏压。
图6是本实用新型实施例驱动电路600的部分电路图，用来为分接单元提供VBB与VPP电压。驱动电路600可制造于同一芯片或小片上，且位于多个分接单元与逻辑阵列附近。驱动电路600也可位于芯片或小片外，或另一芯片上。驱动电路600可以为分接单元提供连续、脉冲和/或周期性VBB与VPP电压。驱动电路600产生的VBB与VPP电压可通过一反馈回路(feedback loop)来控制，其中，可根据感测元件所得到的外部状况而施加动态的VBB与VPP电压。通常，反馈系统可包括一个热电偶(thermocouple)，根据热电偶所感测到的温度，将动态的VBB与VPP电压施于一个或多个分接单元。
图7是本实用新型实施例装置700的部分透视图，该装置处于制程的中段。装置700包括一个基板705，可大致包括P型掺杂硅；在另一个实施例中，基板705可包括多个深P型阱或包括不同于P型掺杂硅的其它硅。
装置700可包括一个由现有或未来发展的制程所形成的深N型阱710。深N型阱710可用来将N型掺杂的阱715和P型掺杂的阱720与附近的元件进行实体或电性隔离。掺杂环状结构可加入或替代该绝缘结构。
装置700可包括与一个或多个分接单元相关的一个或多个元件，使得分接单元可以对一个或多个相关单元施以反偏压。因此，基板705的分接单元区域中可以包括许多分接单元。图7所示的实施例中只显示了一个分接单元区域725，但基板705可包括任意数目的分接单元区域725，以对应装置700包括的分接单元数目。
基板705还可以包括许多相关元件区域，如相关元件区域730a、730b。当然，除了相关元件区域730a、730b之外，许多实施例会包括更多的相关元件区域。此处任何与相关元件区域730a、730b有关的说明同样适用于图7中没有显示的其它相关元件区域。尽管分接单元区域725在图中的位置是在相关元件区域730a、730b的区块尽头或周围，分接单元区域725也可位于多个相关元件区域730a、730b内的其它位置，例如位于相关元件区域730a、730b区块的中央区域附近。
一个N型掺杂OD735形成于N型阱715与分接单元区域725之中。N型掺杂OD735可包括薄氧化层，或通过离子注入和/或其它现有或未来发展的制程所形成的扩散区。在一个实施例中，N型掺杂OD735的制程与CMOS晶体管的N型源/漏极区的制程类似，且其组成和/或几何图案也类似于N型源/漏极区。事实上，在一个实施例中，N型掺杂OD735可以与N型源/漏极区同时形成。
一个P型掺杂OD740形成于P型阱720与分接单元区域725之中。P型掺杂OD740可包括薄氧化层，或通过离子注入和/或其它现有或未来发展的制程所形成的扩散区。在一个实施例中，P型掺杂OD740的制程与CMOS晶体管的P型源/漏极区的制程类似，且其组成和/或几何图案也类似于P型源/漏极区。事实上，在一个实施例中，P型掺杂OD740可以与P型源/漏极区同时形成。
装置700还可包括一个额外的P型掺杂OD745。P型掺杂OD745形成于N型阱715之中，且至少部分延伸入分接单元区域725，或如实施例所示，延伸通过整个分接单元区域725。此外，如实施例所示，P型掺杂OD745可由分接单元区域725开始延伸入一个或多个相关元件区域730a、730b。然而，在一个实施例中，P型掺杂OD745可能不会延伸入分接单元区域725，或只大致在相邻相关元件区域730a、730b之间延伸。P型掺杂OD745还可包括源/漏极延伸区745a、745b，各自向对应的相关元件区域的中央部分延伸，可能会沿大致垂直于P型掺杂OD745其它或主要部分的方向延伸，而其它部分也大致局限于N型阱715之中。
装置700还可包括一个额外的N型掺杂OD750。N型掺杂OD750形成于P型阱720之中，且至少部分延伸入分接单元区域725，或如实施例所示，延伸通过整个分接单元区域725。此外，如实施例所示，N型掺杂OD750可由分接单元区域725开始延伸入一个或多个相关元件区域730a、730b。然而，在一个实施例中，N型掺杂OD750可能不会延伸入分接单元区域725，或只大致在相邻相关元件区域730a、730b之间延伸。N型掺杂OD750还可包括源/漏极延伸区750a、750b，各自向对应的相关元件区域的中央部分延伸，可能会沿大致垂直于N型掺杂OD750其它或主要部分的方向延伸，而其它部分也大致局限于P型阱720之中。
在某些实施例中，N型掺杂OD735与P型掺杂OD740(可能包括N型阱715与P型阱720的附近区域)大致组成一个分接单元，其通常用分接单元区域725表示。因此，后面有关分接单元区域725的讨论也可适用于分接单元。该分接单元包括N型掺杂OD735、P型掺杂OD740以及大致位于图7虚线所示分接单元725虚拟边界内的N型阱715与P型阱720区域。在其它实施例中，该分接单元可包括额外的组件，例如深N型阱710位于分接单元区域725内的部分、P型掺杂OD745与N型掺杂OD750位于分接单元区域725内的部分和/或其它形成于分接单元区域725内的结构，如栅极、连线、其它导电组成元件以及绝缘层或介电层位于分接单元区域725内的部分。
额外的P型掺杂OD755a、755b可形成于N型阱715内，且分别位于对应的相关元件区域730a、730b内。P型掺杂OD755a、755b可以是源/漏极区，且可侧向偏移错开P型掺杂OD745的主要部分和源/漏极延伸区745a、745b。同样，额外的N型掺杂OD760a、760b可形成于P型阱720内，且分别位于对应的相关元件区域730a、730b内。N型掺杂OD760a、760b可以是源/漏极区，且可侧向偏移错开N型掺杂OD750的主要部分和源/漏极延伸区750a、750b。
图8是图7所示的装置700在下一制程阶段的透视图。其中，使用栅极制程分别在相关元件区域730a、730b内形成栅极810a、810b。栅极810a、810b可通过现有或未来发展的制程来形成，使得栅极810a、810b分别包括一层或多层介电层材料(如栅极氧化层)，夹于一层或多层多晶硅或其它导电材料内。再者，此处所示栅极的形成在OD区745、750、755a、755b、760a、760b之后。本领域技术人员应当知道，栅极810a、810b可部分或完全形成于OD区形成之前，使得在某些实施例中，可以使用自动调准(self-alignment)原理。
所示栅极810a、810b分别大致延展于相邻OD区745、750、755a、755b、760a、760b的间隔上。例如，栅极810a包括一部分815a，大致延展于P型掺杂的OD延伸区745a与P型掺杂的OD区755a的间隔上，且其延伸方向大致平行于P型掺杂的OD区745的纵轴(longitudinal axis)；且包括一部分815b，大致延展于N型掺杂的OD延伸区750a与N型掺杂的OD区760a的间隔上，且其延伸方向大致平行于N型掺杂的OD区750的纵轴。每一部分815a、815b各自分别从相关元件区域730a的中央部分侧向往P型掺杂的OD区755a与N型掺杂的OD区760a的外侧边缘延伸。栅极810a还可包括一个延伸区815c，从相关元件区域730a的中央部分往P型掺杂的OD延伸区745a远离栅极810a的另一边缘延伸，其方向大致平行于P型掺杂的OD区745与N型掺杂的OD区750的纵轴。栅极810b的外形和/或其它组态大致相似于上述栅极810a。
上述810a、810b可以具有不同于图8所示的外形、图案、轮廓。例如，当形成于相关元件区域730a、730b内的元件为一个反相器元件时，可用图中所示的栅极810a、810b；但如果形成于相关元件区域730a、730b内的元件是不同于反相器元件的其它形式，则栅极810a、810b的外形或图案以及每个相关元件区域730a、730b内的栅极数目可随之改变。
图9是图8所示的装置700在下一制程阶段的透视图，其中，第一金属层和对应的接触孔已经形成。第一金属层的组成与制程大致相似于用于集成电路元件的连线结构的金属层，且在某些实施例中，以连线结构中的第一金属层定义。然而，在其它实施例中，定义于连线结构的第一金属层的一个或多个元件也可以用连线结构的另一金属层定义，例如第三金属层。这里，为清楚起见，后续讨论假设相关元件连线结构的第一金属层被作为形成于装置700内的一个或多个分接单元的连线的第一导电层，但该假设并不限制本实用新型的范围。
在一个实施例中，可通过在栅极810a、810b和基板705(包括OD区745、750、755a、755b、760a、760b)上形成一层或多层大致为平面的层间介电层(interlevel dielectric layer)，再在这些介电层内或其上形成导电材料，从而形成第一金属层。介电层可包括二氧化硅、SILK(美国密西根州，Dow Chemical公司的产品)、BLACK DIAMOND(美国加利福尼亚州SantaClara，Applied Materials公司的产品)和/或其它绝缘材料，且导电材料可包括一层或多层导电和/或耐熔材料。为清楚起见，未在图9中标出夹于第一金属层的导电材料与基板705之间的一层或多层介电层。
形成于装置700第一金属层内的一个导电材料可以是连线910。连线910可通过引线孔、接触孔或其它连线在不同位置连接至P型掺杂的OD区745，在图9中以附图标记920表示。连线910可延伸于一个或多个分接单元区域725与相关元件区域730a、730b之上，可能沿大致平行于P型掺杂OD745的方向延伸。连线910可连接至一个电源，该电源(至少一部分)通过提供电源电压或电位来驱动形成于相关元件区域730a、730b内的相关元件。因此，连线910可以是VDD连线。再者，P型掺杂的OD区745可以是形成于相关元件区域730a、730b内的相关P型MOS元件的源极OD。
形成于装置700第一金属层内的另一导电材料可以是连线930。连线930可在不同位置通过连线920连接至N型掺杂的OD区750。连线930可延伸于一个或多个分接单元区域725与相关元件区域730a、730b之上，可能沿大致平行于P型掺杂OD745、N型掺杂的OD区750和连线910的方向延伸。连线930可连接至一个接地导体或其它接地电位源，该接地导体或其它接地电位源(至少一部分)用来驱动形成于相关元件区域730a、730b内的相关元件。因此，连线930可以是VSS连线。再者，N型掺杂的OD区750可以是形成于相关元件区域730a、730b内的相关N型MOS元件的源极OD。
连线910、930所在的第一金属层还可包括一个连线940和另一个连线950。连线940可通过连线920连接至N型掺杂的OD区735，连线950可通过连线920连接至P型掺杂的OD区740。连线940、950可大致沿反方向延伸，可能沿大致平行于P型掺杂OD745、N型掺杂的OD区750和连线910、930的方向延伸。
装置700还可包括不同的连线955。连线955连接至栅极810a、810b或者OD区745a、745b、750a、750b、755a、755b、760a、760b。这些连线955可用来连接形成于相关元件区730a、730b内的元件，以便执行所需的逻辑或其它MOS元件功能。由于位于分接单元区域725中的分接单元可适用于不同的CMOS元件组态，因而这里不再继续讨论相关元件区域730a、730b内直接或非直接利用连线955进一步连接相关元件。但是，形成于相关元件区域730a、730b内的元件的连线已在上面的讨论中给出。
图10是图9所示的装置700在下一制程阶段的透视图，其中，第二金属层与对应的接触孔已经形成。第二金属层的组成与制程大致相似于用于集成电路元件的连线结构的金属层，且在某些实施例中，以连线结构中的第二金属层定义。然而，在其它实施例中，定义于连线结构的第二金属层的一个或多个元件也可以用连线结构的另一金属层定义，例如第四金属层。这里，为清楚起见，后续讨论假设相关元件连线结构的第二金属层被作为形成于装置700内的一个或多个分接单元的连线的第二导电层。
通过在连线910、930、940、950、955上形成一层或多层大致为平面的层间介电层(interlevel dielectric layer)，再在这些介电层内或其上形成导电材料，从而形成第二金属层。介电层的组成与制程大致相似于之前形成的层间介电层，且导电材料可包括一层或多层导电性和/或耐熔材料。为清楚起见，图10中未显示夹于第二金属层的导电材料与连线910、930、940、950、955之间的一层或多层介电层。
形成于装置700第二金属层内的一个导电材料可以是连线960。连线960可通过连线920连接至连线940。连线960可延伸于分接单元区域725之上，可能沿大致垂直于P型掺杂OD745、N型掺杂的OD区750与连线910、930的方向延伸。连线960可连接至一个电源，该电源(至少一部分)用来调整N型阱715的反偏压，其中，该N型阱715至少包括可以形成相关元件区域730a、730b内的相关P型MOS元件的部分。对N型阱715施以反偏压的电源可以不同于驱动相关元件区域730a、730b内的元件的电源，且可以与装置700位于不同的小片或芯片上，例如，N型阱715反偏压电源可通过引线焊接(wire bonding)、倒装焊接(flip-chip bonding)和/或其它连线方式连接至装置700。
连线960可以是VBB连线。在此种实施例中，N型阱715可通过连线960施以VBB电位。该电位可不同于用来驱动形成于相关元件区域730a、730b内的元件的电源(前述讨论中的VDD)，或者不同于用来连接此种元件的接地电位(前述讨论中的VSS)。例如，VBB电位可以比VDD大或小，可以与VDD同相(in-phase)或异相(out-of-phase)，还可以在向形成于相关元件区域730a、730b内的元件施加VDD的同时或不同时施加于N型阱715。此外，VDD可能是固定的电位或信号，但VBB可以动态调整，使得N型阱715的反偏压可随之调整。
形成于装置700第二金属层内的另一导电材料可以是连线965。连线965可通过连线920连接至连线950。连线965可延伸于分接单元区域725之上，可能沿大致垂直于P型掺杂OD745、N型掺杂的OD区750与连线910、930的方向延伸，且该方向大致与连线960平行。连线965可连接至一个电源，该电源(至少一部分)用来调整P型阱720的反偏压，其中，该P型阱720至少包括形成相关元件区域730a、730b内的相关N型MOS元件的部分。
对P型阱720施以反偏压的电源可以不同于用来驱动相关元件区域730a、730b内的元件的电源，且可以与装置700位于不同的小片或芯片上。例如，P型阱720反偏压电源可通过引线焊接(wire bonding)、倒装焊接(flip-chip bonding)和/或其它连线方式连接至装置700。
连线965可以是VPP连线，即施于P型阱720的VPP电位。该电位可以不同于VDD或者VSS，例如，VPP电位可以比VDD大或小，可与VDD同相(in-phase)或异相(out-of-phase)，还可以在向形成于相关元件区域730a、730b内的元件施加VDD的同时或不同时施加于P型阱720。此外，VDD可能是固定的电位或信号，但VPP可以动态调整，使得P型阱720的反偏压可随之调整。
VBB与VPP的控制可在芯片外完成，或者通过芯片上的可编程装置完成，例如一个或多个电荷泵浦与偏压稳压器。VBB与VPP的控制可以在电源启动时从芯片外或芯片上建立一个设定值。在一个实施例中，VBB与VPP的控制可以在睡眠或待命模式下设定为高偏压电压以降低漏电流，并在启动模式连接至VSS与VDD。
此处所述的分接单元还可提供正向偏压，使得在漏电流较高的同时具有较佳的速度性能。例如，在正向偏压下，VBB可以比VSS高，VPP可以比VDD低。本实用新型允许反偏压机制与许多不同临界电压混合，使得装置700内的临界电压Vt可以变动，除正常Vt外，还能提供高Vt和低Vt，从而更准确地控制速度性能和漏电功耗。
本实用新型实施例可以在任何时刻或电源启动时将VBB与VPP静态地设定为既定值。当包含一个或多个分接单元和相关元件的芯片主动回到反偏压状态或由于外界事件触发而发生状态改变时，或者发送一个触发信号以启动反偏压电压控制器或由另一个芯片(可能根据内部或外部事件)发送该触发信号时，以及/或者一个反偏压控制器发送VBB与VPP给芯片以实现反偏压控制时，VBB与VPP可以动态地设定为既定值或其它值。因此，除了一个或多个反偏压电源连接至N型阱715与P型阱720，并对其施以不同于电源电位和接地电位的电位以外，施于N型阱715的偏压电位不同于P型阱720的偏压电位。同时，还可将反偏压电压控制器装置设计在芯片上或芯片外，以提供施于N型阱715和P型阱720的电位。
图11是图10所示的实施例装置700的部分透视图，并以700a表示。装置700a与图10所示的装置700大致相似。需要指出的是，装置700除了具有图10所示的形成于单一分接单元区域725的单一分接单元外，还可以包括其它分接单元，并且除了具有图10所示的形成于相关元件区域730a、730b的元件外，还可以包括其它相关元件。图11所示的装置700a显示多个分接单元725a，各自对应形成于多个相关元件区域的元件。
在一个实施例中，多个分接单元725a各自与其它分接单元725a对齐，例如，分接单元725a可以按棋盘式图案摆置，使得每个分接单元725a的侧边至少与另一分接单元725a的侧边大致对齐。因此，用来连接分接单元725a的连线960、965可大致包括笔直、延长的部分，延伸于每对相邻且相连的分接单元725a之间。这样，连线960、965无需任何弯角即可将相邻的分接单元725a连接。
在一个实施例中，根据本实用新型所建构的装置可包括两组或多组连线960、965。然而，在某些实施例中，有可能不需要将芯片上所有的分接单元加以对齐。此外，还有可能不需要使连线960、965有超过一个大致延长的部分，即可能不需要使连线960、965有一个或多个弯角、一个或多个直角、或者有角度差的部分。
虽然图11未标出，但在连线960、965横向偏移的方向上可以使用组成、制程和功能与其相似的其它连线，并大致与连线960、965垂直。附加的连线用来为没有与分接单元725a对齐的分接单元提供反偏压，这些分接单元的电源和/或控制器可以与通过连线960、965连接至分接单元725a的相同；或者，可以通过附加的连线连接至单独的电源和/或控制器。
本实用新型提供一种装置，在一个实施例中包括一个CMOS元件单元。该CMOS元件单元包括至少第一和第二CMOS晶体管，分别在第一和第二掺杂阱中有第一和第二CMOS晶体管掺杂区。其中，每个晶体管掺杂区分别通过一个对应的电源电位或接地电位施以偏压。该实施例还包括一个分接单元，该分接单元具有分别位于第一和第二阱中的第一和第二分接单元掺杂区，其中，每个分接单元掺杂区分别通过一个不同于电源电位和接地电位的电位施以偏压。
本实用新型提供的另一个实施例的装置包括多个分接单元，分别对应多个相关的CMOS晶体管元件。在该实施例中，多个相关的CMOS晶体管元件至少通过电源电位和接地电位之一施以偏压。此外，每个分接单元分别对与之对应的多个相关CMOS晶体管元件施以第一或第二电位，该第一或第二电位不同于电源电位和接地电位。在一个相关实施例中，多个相关CMOS晶体管元件共同组成多个CMOS元件单元，且多个CMOS元件单元又组成多个CMOS元件单元区块。每个CMOS元件单元区块分别包括对应于一个分接单元的多个CMOS元件单元。
本实用新型还提供了一种装置，包括一个位于基板上的N型阱、一个位于基板上N型阱附近的P型阱，以及一个分接单元。该分接单元包括N型阱中的N型掺杂区与P型阱的P型掺杂区。装置内的多个CMOS元件单元包括多个CMOS元件，各自包括位于对应N型阱与P型阱中的源/漏极区。电源连线和接地连线至少间接地将多个CMOS元件的源/漏极区连接至对应的电源电位和接地电位。第一和第二反偏压连线至少间接地分别将N型阱与P型阱连接至第一和第二反偏压源，使得N型阱与P型阱可分别处于第一和第二反偏压电位，且第一和第二反偏压电位不同于电源电位和接地电位。
虽然本实用新型已通过较佳实施例说明如上，但该较佳实施例并非用以限定本实用新型。本领域的技术人员，在不脱离本实用新型的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本实用新型的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下100系统314N型掺杂的OD连线102电子集成电路设计系统315P型掺杂的OD连线104漏电功耗控制集成电路316接地连线架构318电源连线202提供电子集成电路设计320接触孔系统322绝缘结构204提供标准集成电路单元324N型阱设计库 326、328偏压连线206产生分接单元330介电层208摆置分接单元和/或其它 350分接单元单元400装置300分接单元401a反相器单元302N型阱 401b与非门单元304P型阱 402栅极306N型掺杂的OD 404导电性连线308P型掺杂的OD 408环状结构310P型掺杂的OD 500集成电路312N型掺杂的OD 502逻辑阵列
510分接单元 740P型掺杂的OD520单元区块 745P型掺杂的OD530相关单元区块 745a、745b源/漏极延伸区600驱动电路 750N型掺杂的OD700装置 750a、750b源/漏极延伸区705基板 755a、755bP型掺杂的OD710N型阱 760a、760bN型掺杂的OD715N型掺杂的阱810a、810b栅极720P型掺杂的阱815a、815b、815c栅极部分725分接单元区域 910、920、930、940连线730a、730b相关元件区域950、955、960、965连线735N型掺杂的OD
权利要求1.一种标准元件单元反偏压架构，其特征在于，该架构包括一个CMOS(互补金属氧化物半导体)元件单元，该CMOS元件单元至少包括第一与第二CMOS晶体管，分别在第一与第二掺杂阱中有第一与第二CMOS晶体管掺杂区，其中，每个该晶体管掺杂区各以一个对应的电源电位或接地电位施以偏压；以及一个分接单元，该分接单元分别有位于该第一与第二阱中的第一与第二分接单元掺杂区，其中，每个该分接单元掺杂区各以一个不同于该电源电位和接地电位的电位施以偏压。
2.根据权利要求1所述的标准元件单元反偏压架构，其特征在于所述第一与第二分接单元掺杂区分别以不同的第一与第二电位施以偏压，且该第一与第二电位不同于所述电源电位与接地电位。
3.根据权利要求1所述的标准元件单元反偏压架构，其特征在于所述CMOS元件单元是一个标准元件库的单元。
4.根据权利要求3所述的标准元件单元反偏压架构，其特征在于所述分接单元与所述CMOS元件单元的外形和尺寸相似。
5.根据权利要求1所述的标准元件单元反偏压架构，其特征在于对于每个对所述分接单元掺杂区施以偏压的所述电位，其大小与振幅至少一个不同于所述电源电位与接地电位。
6.根据权利要求1所述的标准元件单元反偏压架构，其特征在于对于每个对所述分接单元掺杂区施以偏压的所述电位，其相位与极性至少一个不同于所述电源电位与接地电位。
7.根据权利要求1所述的标准元件单元反偏压架构，其特征在于所述第一与第二分接单元掺杂区除了通过电源电位对所述第一与第二CMOS晶体管掺杂区中的一个施以偏压之外，其他时刻也存在偏压。
8.一种标准元件单元反偏压架构，其特征在于，该架构包括多个分接单元，每个该分接单元各自对应多个相关的CMOS晶体管元件，其中，该多个相关的CMOS晶体管元件至少以电源电位与接地电位之一施以偏压，且每个该分接单元各自以第一或第二电位对与之对应的该多个相关CMOS晶体管元件施以反偏压，该第一与第二电位不同于该电源电位与接地电位。
9.根据权利要求8所述的标准元件单元反偏压架构，其特征在于多个CMOS晶体管元件共同组成多个CMOS元件单元，且多个CMOS元件单元又组成多个CMOS元件单元区块，每个CMOS元件单元区块各自包括多个CMOS元件单元，这些CMOS元件单元各自对应一个分接单元。
10.根据权利要求8所述的标准元件单元反偏压架构，其特征在于每个所述分接单元通过对应的所述第一与第二电位中的一个对与其对应的CMOS元件单元区块中CMOS元件单元的每个CMOS晶体管元件施以偏压。
11.根据权利要求8所述的标准元件单元反偏压架构，其特征在于对于每个所述第一与第二电位，其大小与振幅至少一个不同于所述电源电位与接地电位。
12.根据权利要求8所述的标准元件单元反偏压架构，其特征在于对于每个所述第一与第二电位，其相位与极性至少一个不同于所述电源电位与接地电位。
13.根据权利要求8所述的标准元件单元反偏压架构，其特征在于所述分接单元除了通过电源电位对所述对应的CMOS元件单元施以偏压之外，其他时刻也存在所述第一与第二电位之一的反偏压。
14.根据权利要求8所述的标准元件单元反偏压架构，其特征在于，该架构还包括一个电源连线，至少间接地将多个CMOS元件连接至一个电源；以及一个接地连线，至少间接地将多个CMOS元件连接至一个接地电位。
15.根据权利要求14所述的标准元件单元反偏压架构，其特征在于，该架构还包括一个第一反偏压连线，至少间接地分别将多个CMOS晶体管元件连接至第一反偏压源；以及一个第二反偏压连线，至少间接地分别将多个CMOS晶体管元件连接至第二反偏压源。
16.根据权利要求8所述的标准元件单元反偏压架构，其特征在于每个分接单元与每个CMOS元件单元的外形与方向相似。
17.一种标准元件单元反偏压架构，其特征在于，该架构包括一个位于基板上的N型阱；一个位于该基板上该N型阱附近的P型阱；以及一个分接单元，该分接单元包括该N型阱中的N型掺杂区与该P型阱的P型掺杂区；多个CMOS元件单元，包括多个CMOS晶体管元件，各自包括位于对应N型阱与P型阱中的源/漏极区；电源与接地连线，至少间接地将多个CMOS元件的源/漏极区连接至对应的电源与接地电位；一个第一与第二反偏压连线，至少间接地分别将该N型阱与该P型阱连接至该第一与第二反偏压源，使得该N型阱与该P型阱可分别处于第一与第二反偏压电位，且该第一与第二反偏压电位不同于该电源与接地电位。
18.根据权利要求17所述的标准元件单元反偏压架构，其特征在于该架构还包括一个连线结构，该连线结构包括第一与第二金属层，各有导电连线将多个CMOS晶体管元件连接以形成多个CMOS元件单元，其中，所述电源与接地连线各包括位于该第一金属层的导电连线之一，且所述第一与第二反偏压连线各包括位于该第二金属层的导电连线之一。
19.根据权利要求17所述的标准元件单元反偏压架构，其特征在于所述电源与接地连线大致平行，所述第一与第二反偏压连线大致平行，且各自大致垂直于所述电源与接地连线。
专利摘要本实用新型提供一种标准元件单元反偏压架构。该结构包括一个CMOS元件单元，该CMOS元件单元至少包括第一和第二CMOS晶体管，该第一和第二CMOS晶体管分别有位于第一和第二阱中的第一和第二晶体管掺杂区。其中，每个晶体管掺杂区分别用一个对应的电源电位或接地电位施以偏压。本实用新型的一个实施例中还包括一个分接单元，该分接单元分别有位于第一和第二阱中的第一和第二分接单元掺杂区。其中，每个分接单元掺杂区分别用一个不同于电源电位和接地电位的电位施以偏压。本实用新型提供的标准元件单元反偏压架构，能够有效降低待命漏电功耗，从而提高元件的性能。
文档编号H01L29/739GK2736921SQ20042009332
公开日2005年10月26日 申请日期2004年9月3日 优先权日2003年9月4日
发明者萧庆和, 吴志宏, 阙国勋 申请人:台湾积体电路制造股份有限公司