专利名称：一种GHz级ADC接口IP核的制作方法
技术领域：
本发明涉及一种基于ADC+FPGA系统的ADC接口 IP核设计。特别涉及频率超过 IGHz的ADC接口 IP核设计。
背景技术：
目前高速信号采集与存储系统的ADC采样速度达到了 GSPS以上，今后将达到 5GSPS，甚至更高。因此在模拟信号通过ADC数字化之后，需要进行分频缓冲处理和测频处 理。此前一般通过专用分频和测频芯片实现，但此类芯片功耗大、价格昂贵、通用性差，且无 法支持根据输入信号自动调整接口控制电路和分频参数的功能，因而每次进行高速信号采 集与存储系统设计时都要重新设计分频和测频电路，而且其对数据时钟同步的要求极高， 往往需要花费较多人力、物力。因此，通过FPGA IP核实现ADC接口是目前在性能、成本、通 用性、可靠性上都具有较大优势的方式。
发明内容
本发明涉及一种基于ADC+FPGA系统的ADC接口 IP核。用于频率超过IGHz的 ADC+FPGA的接口控制。本发明一种GHz级ADC接口 IP核，包括数字分频IP核模块和数字测频IP核模 块。其中数字分频IP核包括数据同步模块、相位精确可调时钟控制器、多接口缓冲阵列、 自校准控制模块、控制信息输入模块。数字测频IP核包括数据缓冲模块、计算模块、预置 查找表模块、功能参数设置模块、输出输出决策模块。本发明具备IGHz以上的高速数据和时钟同步、分频缓冲功能，其分频参数可动态 调整，每个数据信号和时钟信号的延时参数可独立调整和自校准；具备瞬时测频功能，支持 采样时钟随输入信号自动调整的功能。本发明工作原理如下首先，由数字分频IP核模块按照初始工作参数设置相应的采样时钟和分频参数， 并进入时钟数据初始调整阶段，由自校准控制模块进行数据模拟，调整数据同步模块的数 据延迟参数和相位精确可调时钟控制器的时钟相位参数实现同步缓冲初始化。然后，进入正常工作阶段，由数字分频IP核模块对ADC的采样数据进行同步化处 理和降频缓冲，将有效数据存入缓冲序列，同时启动数字测频模块。之后，数字测频模块接收缓冲序列的数据，由计算模块进行频率分析，并根据频率 信息产生相应的幅度与采样时钟控制信息。如果频率未变化或变化在设定范围内，则维持 当前的采样时钟参数，若频率已降低并变化出设定范围，则降低采样时钟频率，若频率已提 高并变化出设定范围，则调高采样时钟频率，通过这种方式，在不额外增加硬件配置的前提 下，保证了 ADC —直处于最有效的工作状态。与现有技术相比较，本发明具有如下优点GHz级ADC接口 IP核实现了 GHz级ADC 高速数据时钟同步、降频缓冲、瞬时测频、采样速率自动调整等功能，减少系统的元器件数量，节省ADC+FPGA系统的PCB面积，提高系统集成度和稳定性。
图1是本发明GHz级ADC接口 IP核工作原理示意图。图2是本发明GHz级ADC接口 IP核的数字分频IP核模块的原理框图。图3是本发明GHz级ADC接口 IP核的数字分频IP核模块的工作流程图。图4是本发明GHz级ADC接口 IP核的数字测频IP核模块的原理框图。图5是本发明GHz级ADC接口 IP核的数字测频IP核模块的工作流程图。图6是本发明GHz级ADC接口 IP核的数字分频IP核模块外部接口关系图。图7是本发明GHz级ADC接口 IP核的数字测频IP核模块外部接口关系图。
具体实施例方式GHz级ADC接口 IP核的具体实施方式
如下如图1所示GHz级ADC接口 IP核主要实现高速数据和时钟同步、分频缓冲和采 样时钟随输入信号自动调整的功能，其输出信号为ADC的采样数据和同步时钟，其输出信 号为分频缓冲后的低频率、高宽度数据、同步时钟和ADC采样时钟。GHz级ADC接口 IP核主 要分为数字分频IP核模块和数字测频IP核模块两部分。数字分频IP核模块接收ADC的采样数据和同步时钟，首先进行自校准，然后将高 频数据同步化和降频缓冲，其输入信号为来自ADC的高频数据和高频同步信号，输出信号 为经过了降频缓冲的低频率、高宽度数据和同步输出时钟，其数据频率降低的倍数等于数 据宽度增加的倍数，因此其数据信息仍得到了完整的保存。数字测频模块接收数字分频IP核模块中缓冲序列输出的数据，由计算模块进行 频率分析，并根据频率信息产生相应的幅度与采样时钟控制信息。如果频率未变化或变化 在设定范围内，则维持当前的采样时钟参数，若频率已降低并变化出设定范围，则降低采样 时钟频率，若频率已提高并变化出设定范围，则调高采样时钟频率，通过这种方式，在不额 外增加硬件配置的前提下，保证了 ADC —直处于最有效的工作状态。如图2所示，数字分频IP核模块由数据同步模块、相位精确可调时钟控制器、多接 口缓冲阵列、自校准控制模块、控制信息输入模块等组成。数字分频IP核模块外部接口及 其说明如图6所示。数字分频IP核模块工作原理为数据同步模块实现高频输入数据的延迟参数调整，由于输入数据的频率最高达到 GHz以上，其在传输链路上造成的误差可能对数据流的有效时间造成多达30%的影响，因 此为保证数据在内部分频时的一致性和可靠性，需要首先对输入数据进行同步化处理。数 据同步模块的输入信号为高频输入数据、经过相位精确可调时钟控制器后的高频同步时钟 组和由控制信息模块生成的数据同步参数，数据同步模块的输出信号为经过同步化后的高 频输入数据。数据同步模块主要由FPGA中的I0DELAY资源和控制接口逻辑构成，可根据 数据同步参数，以高频同步时钟组为参考时钟，对高频输入数据每个信号分别进行最多64 阶，每阶IOOps精度的精细化同步调整。相位精确可调时钟控制器用于多个时钟信号的生成和相位的调整。其输入信号为输入高频时钟、由控制信息模块生成的时钟配置信息和由自校准控制模块生成的时钟相位 配置信息，输出信号为多个同源相参时钟，包括高频同步时钟组、分频时钟、输出同步时钟 等。相位精确可调时钟控制器由FPGA中的DCM、PLL单元和控制接口逻辑构成，控制接口根 据输入的时钟分频信息和时钟相位配置信息产生DCM、PLL单元的控制信息，控制DCM、PLL 单元实现不同频率和相位的同源相参时钟信号产生。每个时钟的相位关系精确可调，调节 范围士 180度，调节精度优于1度。多接口缓冲阵列完成数据由高速(GHz级)、8/12位宽度到低速(500MHz_62. 5MHz， 16/96-32/192位宽度)数据的转换。其输入信号为高速数据、控制信息、高频同步时钟和低 频同步时钟，输出信号为低速数据。多接口缓冲阵列由FPGA中的串并转换器、双口 RAM和 控制接口逻辑构成，其中串并转换器完成数据由高频率、低宽度到低频率、高宽度的转换， 双口 RAM实现低频率、高宽度数据的缓冲和同步化，控制接口逻辑则根据输入的控制信息 产生串并转换器和双口 RAM的控制信号，实现高频率、低宽度数据到低频率、高宽度数据的 动态转换、缓冲和同步化。自校准模块可进行数据模拟，实现数据信号和时钟信号延时参数的独立调整和自 校准。其输入信号为高频输入数据、经过相位精确可调时钟控制器后的高频同步时钟组和 缓冲序列输出数据，输出信号为时钟相位信息和开关控制信息。自校准模块主要由自校准 控制模块、高速开关组、自校准数据缓冲模块组成，自校准控制模块在数据同步模块输入前 产生模拟ADC数据流，并控制高速开关组的开关切换，将ADC数据流通过数据同步模块和多 接口缓冲阵列后，进入自校准数据缓冲模块，并将数据反馈回自校准控制模块进行逐位数 据比对，正确位记入当前延迟参数，错误则调整延迟参数，并再次进行校准，直到数据全部 正确或到达设定校准次数后停止。控制信息模块支持用户配置分频参数、初始延迟参数、相位参数，接收外部信息并 实时控制其它模块工作，将当前工作状态实时返回给外部接口。其输入接口为IP核外部接 口，输出接口包括数据同步参数、时钟配置信息、数据分频参数、当前工作信息等。控制信息 模块接收IP核外部接口的输入信息，并根据其内容产生各模块相应的配置参数和工作状 态控制信息，并将当前工作状态实时返回给IP核外部接口。数字分频IP核模块工作流程如图3所示由数字分频IP核模块按照初始工作参数设置相应的采样时钟和分频参数，并进 入时钟数据初始调整阶段，首先自校准控制模块进行数据同步模块的校准，由自校准模块 生成数据并通过数据同步模块后进行分频、缓冲并反馈，对其每一位数据位进行分析比对， 若正确，则进入当前延时值，若错误，则调整数据同步模块精确延时值，直到数据正确到达 设定校准次数后停止；之后，由自校准控制模块生成数据并通过多接口缓冲阵列后进行反 馈，对其所有数据为进行分析比对，若正确，则进入当前相位精确可调时钟控制器相位值， 若错误，则调整相位精确可调时钟控制器相位值，直到数据正确或到达设定校准次数后停 止。如果所有数据都正确，则进入正常工作阶段，由数字分频IP核模块对ADC的采样数据 进行同步化处理和降频缓冲，将有效数据存入缓冲序列，同时启动数字测频模块。如图4所示，数字测频IP核模块由数据缓冲模块、计算模块、预置查找表模块、功 能参数设置模块、输出决策模块等组成。数字测频IP核模块外部接口及其说明如图7所示。数字测频IP核模块工作原理为
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数据缓冲模块用于接收数字分频IP核模块的同步化数据并进行预处理，预处理 方式可由用户通过功能参数设置模块设定，经过数据抽取和分段处理后的数据送入计算模 块。其输入信号是来自数字分频IP核模块的同步化数据和同步时钟和来自功能参数设置 模块的配置信息，输出信号是经过了抽取和分段的数据。计算模块采用模块化设计方法，可支持多种频率测试方法，在本IP核中采用了频 域变换分析方法。根据具体应用的不同，也可更换其它计算方法，同时其计算精度、迭代次 数等关键参数可由用户通过功能参数设置模块设定。计算模块的输入信号是经过了抽取和 分段的数据和来自功能参数设置模块的配置信息，输出信号为到输出决策模块的当前频率值。预置查找表模块存放计算和输出决策中需要的各类查找表、原始数据和决策阀 值，其数值可在初始化时由功能参数设置模块从外部导入。预置查找表模块的输入信号为 功能参数设置模块的初始化信息，输出信号为计算模块和输出决策模块所需的预置信息。输出决策模块接收计算模块的结果，即当前频率值，然后根据当前频率值、持续时 间值、记忆频率值等信息进行决策判别，决定是否调整当前采样频率，并产生采样时钟控制 接口所需的数据流。在本IP核中采用了根据当前频率值、持续时间值进行加权判断的决策 方法。根据具体应用的不同，也可更换其它决策方法，同时其决策阀值可在IP核外部通过 功能参数设置模块设定。采样时钟控制接口主要由FPGA中的DCM单元和控制接口逻辑构成，其功能为接收 输出决策模块的采样时钟控制信号，并根据其信号产生相应的采样时钟或采样时钟的基准 时钟。功能参数设置模块支持用户配置，实现与多种标准接口的数据交换，其输入接口 为IP核外部接口，输出接口包括计算模块配置信息、输出决策模块配置信息、预置查找表 初始化数据、数据缓冲模块初始化信息、当前工作信息等。功能参数设置模块通过接收外部
接口信息产生相应控制信息，实时控制其它模块工作，将当前工作状态实时返回给外部接□。数字测频IP核模块工作流程如图5所示首先数据缓冲模块将数据进行抽取和分段处理，由于其抽取比例、分段长度与计 算模块计算能力相关，即与IP核在FPGA中映射后计算模块的实际最高工作频率和可占用 最大缓冲资源有关，因此为满足实时性要求，数据缓冲模块的抽取比例、分段长度根据具体 应用灵活设置。计算模块导入分段数据和计算参数后，采用频域变换分析方法计算出当前 信号的频率参数，然后将频率参数输出到决策模块，决策模块导入当前信号频率、记忆频率 和决策参数，如果频率未变化或变化在设定范围内，则决策为维持当前的采样时钟参数，若 频率已降低并变化出设定范围，则决策为降低采样时钟频率，若频率已提高并变化出设定 范围，则决策为调高采样时钟频率。之后将决策传递给采样时钟控制接口，由其完成采样时 钟的重新初始化工作。
权利要求
1.一种GHz级ADC接口 IP核，其特征在于包括数字分频IP核模块和数字测频IP 核模块，其具备(1)IGHz以上的高速数据和时钟同步、分频缓冲功能，其分频参数可动态调整，每个数 据信号和时钟信号的延时参数可自动调整和自校准；(2)瞬时测频功能，支持采样时钟随输入信号自动调整的功能。
2.根据权利要求1所述的一种GHz级ADC接口IP核，其特征在于数字分频IP核模 块包括数据同步模块、相位精确可调时钟控制器、多接口缓冲阵列、自校准控制模块、控制 信息输入模块；数字测频IP核包括数据缓冲模块、计算模块、预置查找表模块、功能参数 设置模块、输出决策模块。
全文摘要
本发明一种GHz级ADC接口IP核，用于频率超过1GHz的ADC+FPGA的接口控制。具备1GHz以上的高速数据和时钟同步、分频缓冲功能，其分频参数可动态调整，每个数据信号和时钟信号的延时参数可自动调整；具备瞬时测频功能，支持采样时钟随输入信号自动调整的功能。本发明中的IP核主要包括高速数据分频模块和瞬时测频和实时控制模块，实现ADC高速数据时钟同步、降频缓冲、瞬时测频、采样速率自动调整等功能。与现有方式相比，本发明中的IP核具有减少系统元器件数量，节省PCB面积，提高系统集成度和稳定性等优势。
文档编号G06F15/76GK102096656SQ20101054985
公开日2011年6月15日 申请日期2010年11月19日 优先权日2010年11月19日
发明者刘彬, 薛永辉, 许霄龙 申请人:中国船舶重工集团公司第七○九研究所