专利名称：一种 TigerSHARC DSP LINK 口转串行 RapidIO总线的实现方法
技术领域：
本发明涉及数字信号处理领域，具体地说是一种TigerSHARC DSP LINK 口转串行 RapidIO总线的方法。
背景技术：
雷达，声纳等设备需要对数字信号处理进行复杂的运算，往往需要多个信号处理 器协作进行并行计算。在基于TigerSHARC DSP的信号处理系统中，TigerSHARC芯片提供 高速点对点的LINK 口进行片间通信，TigerSHARC芯片只能提供四个Link 口，一个LINK 口 只能进行两颗芯片之间的点对点通信。传统LINK 口系统互联方式由于LINK 口有限和不支持多点数据传输，逐渐成为系 统设计的瓶颈。RapidIO以其高带宽，低延时等特点为多处理器的系统互联提供了良好的解 决方案，能满足新一代数字信号处理机对高速，高带宽，低延时，低功耗的苛刻需求。目前基 于TigerSHARC数字信号处理系统中广泛采用的LINK 口互联结构，如何将其应用在交换式 总线的高速互联系统中，具有重大的现实意义。
发明内容
本发明的目的是提供一种TigerSHARC LINK 口到串行RapidIO总线的转换方法， 把基于TigerSHARC LINK 口互联的信号处理系统扩展到高速串行RapidIO交换架构中，可 应用于基于TigerSHARC系列处理器的新一代数字信号处理平台，具有较强的通用性。本方案硬件平台基于FPGA来实现TigerSHARC处理器的Link 口和串行RapidIO 总线之间的协议转换，其主要功能模块包括LINK 口收发控制模块、数据缓存、TigerSHARC 系列数字信号处理器TS101/201、Xilinx公司支持串行RapidIO总线的IP CORE。其中，TigerSHARC系列数字信号处理器TS101/201的LINK接口分别与LINK 口收 发控制模块和数据缓存相连，支持串行RapidIO总线的IP CORE的逻辑层接口分别与数据 缓存和收发控制状态机相连。用户通过对TigerSHARC系列数字信号处理器LINK 口的读写 来实现对串行RapidIO数据解析，其中基本操作包括读操作、写操作和错误处理。其主要功能模块构成如图1所示。其工作原理主要分为三部分，第一部分为TigerSHARC处理器的Link 口与FPGA 的数据交换；第二部分为FPGA内数据接收来源判断和发送目的配置。第三部分为串行 RapidIO与FPGA的数据交换。首先，实现TigerSHARC处理器的Link 口与FPGA的数据交换的功能单元，在FPGA 中为每个LINK 口分别配置接收BUFFER和发送BUFFER。每个LINK 口在初始时均被配置为 接收模式，当任一 LINK 口接收BUFFER出现数据时，即启动接收控制，将接收BUFFER中的数 据通过该LINK通道传送给TigerSHARC处理器；当TigerSHARC处理器启动LINK 口发送时， 数据全部装入该LINK 口的发送BUFFER。
然后，实现FPGA内数据接收来源判断和发送目的配置的功能模块，为了实现点对 点的通信功能，就必须支持多个LINK 口中任何一个可以与任意串行RapidIO的数据交换。 在LINK 口发送串行RapidIO接收的方式下，当某个LINK 口的发送BUFFER中出现数据时， 启动对该批数据的解析，取出其中的关键信息如数据包大小、路由方式、目的串行RapidIO 等，然后启动目的串行RapidIO的发送状态机，将数据传送给串行RapidIO的IP核。在串行 RapidIO发送LINK 口接收的方式下，串行RapidIO的IP核接收到数据，启动串行RapidIO 的接收状态机，由RapidIO接收状态机对数据包进行解析，取出其中的关键信息如数据包 大小、目的LINK 口等，然后由RapidIO控制状态机将数据包中的数据写入目的LINK 口的接 收 BUFFER 中。最后，实现TigerSHARC处理器的LINK 口与FPGA的数据交换的功能模块，主要功 能由FPGA的串行RapidIO的IP核实现。本发明一种TigerSHARC DSP LINK 口转串行RapidIO总线的实现方法，其优点是1)解决了 TigerSHARC LINK 口不支持多点通信这一瓶颈，增加了系统的灵活性；2)可以把现有的大量基于TigerSHARC系列的信号处理设备应用到新型高性能的 系统结构，能节约大量资源，有利于降低系统的研制成本。
图1是本发明转换接口主要功能模块示意图。图2是本发明发起配置访问数据包格式表。图3是本发明配置访问返回数据表。图4是本发明数据写访问数据包包头格式表。图5是本发明数据包字段定义表。
具体实施例方式本发明主要分为三部分，第一部分为TigerSHARC处理器的Link 口与FPGA的数据 交换；第二部分为FPGA内数据接收来源判断和发送目的配置。第三部分为串行RapidIO与 FPGA的数据交换。以下对这三部分的具体实施方式
结合图表进行详细说明。TigerSHARC处理器的Link 口与FPGA的数据交换功能单元实现了 TigerSHARC处 理器的Link 口与FPGA在物理层的数据交换。其主要模块包括接口电平转换模块、接收 BUFFER、发送BUFFER和收发控制模块等。TigerSHARC处理器的Link 口与FPGA的数据交换功能单元为每个LINK 口分别配 置接收BUFFER和发送BUFFER。BUFFER的容量为1024，宽度8位，每个LINK 口在初始时均 被配置为接收模式，当任一 LINK 口的接收BUFFER出现数据并达到触发数量时，收发控制模 块立刻启动接收控制，将接收BUFFER中的数据通过该LINK 口通道传送给TigerSHARC处 理器；当TigerSHARC处理器启动LINK 口发送时，收发控制模块立刻启动发送控制，首先检 测BUFFER的数据是否都已完全发送完成，若完成，则将发送数据全部装入该LINK 口的发送 BUFFER并进行发送。数据接收判断和发送配置模块主要完成FPGA内数据接收来源判断和发送目的的 配置。数据接收判断和发送配置模块主要包括发送状态机、接收状态机和收发控制单元。
本发明的主要特点是实现了 LINK 口多点通信功能，因此其支持多个LINK 口中 任何一个与任意串行RapidIO的数据交换。因为访问RapidIO的软件接口和TigerSHARC 的LINK 口数据收发接口完全兼容，所以要实现LINK 口多点通信功能的主要增加部分是 RapidIO协议层的配置读写和数据传输接口。由于LINK 口协议传输的数据要求4字对齐方 式，访问RapidIO接口时数据长度需要是其倍数。在每次上电后，在开始LINK 口与RapidIO串行数据通信前，首先需要进行信息配 置。其过程如下LINK 口首先需要发送发起配置访问数据包到发送BUFFER，配置访问数据 包具体信息描述如图2所示，其长度固定为8-word。收发控制单元收到配置访问数据包后 启动对该批数据的解析，根据其配置信息将发送转态机设置成相应的工作方式，然后发送 配置访问返回数据到LINK 口，(配置访问返回数据的格式如图3所示，其配置访问返回数 据包长度固定为4-word。WordO仅当发起配置读，且Addr (2:0) = 0时有效；Wordl仅当发 起配置读，且Addr (2:0) =1时有效。)LINK 口收到发送配置访问返回数据后，信息配置流 程完成，开始进行正常数据通信。上述信息配置过程在每次上电至少需要进行一次，在工作 过程中，如需要更改配置信息，也可重复上述过程进行配置信息动态设置。在LINK 口发送串行RapidIO接收的方式下，其发送数据包格式如图4所示。收发 控制单元收到数据包后，取出其中的关键信息如数据包大小、路由方式、目的串行RapidIO 等(数据各个信息位的具体描述见图5)，然后启动目的串行RapidIO的发送状态机，将数据 传送给串行RapidIO的IP核。在串行RapidIO发送LINK 口接收的方式下，其过程与LINK 口发送串行RapidIO 接收的方式原理相同，但数据流方向正好相反，首先串行RapidIO的IP核接收到来自外部 串行RapidIO的数据，然后启动串行RapidIO的接收状态机，由RapidIO接收状态机对数据 包进行解析，取出其中的关键信息如数据包大小、目的LINK 口等，然后由RapidIO控制状态 机将数据包中的数据写入目的LINK 口的接收BUFFER中。串行RapidIO与FPGA的数据交换模块实现串行RapidIO接口与FPGA的数据交换， 主要功能由FPGA的串行RapidIO的IP核直接实现。
权利要求
1.一种TigerSHARC DSP LINK 口转串行RapidIO总线的实现方法，其特征在于LINK 口收发控制模块、数据缓存、TigerSHARC系列数字信号处理器TS101/201、XilinX公司支持 串行RapidIO总线的IP CORE。
2.根据权利要求1所述的TigerSHARCDSP LINK 口转串行RapidIO总线的实现方法， 其特征在于=TigerSHARC系列数字信号处理器TS101/201的LINK接口分别与LINK 口收发 控制模块和数据缓存相连，支持串行RapidIO总线的IP CORE的逻辑层接口分别与数据缓 存和收发控制状态机相连；用户通过对TigerSHARC系列数字信号处理器LINK 口的读写来 实现对串行RapidIO数据解析，其中基本操作包括读操作、写操作和错误处理。
全文摘要
本发明为TigerSHARC数字信号处理器的LINK口到串行RapidIO总线的转换方法，TigerSHARC系列数字信号处理器的LINK接口分别与LINK口收发控制模块和数据缓存相连，支持串行RapidIO总线的IP CORE的逻辑层接口分别与数据缓存和收发控制状态机相连。它具有各单元间通讯速度快、高稳定性与高可靠性的特点。
文档编号G06F13/40GK102004713SQ20101054986
公开日2011年4月6日 申请日期2010年11月19日 优先权日2010年11月19日
发明者任全利, 何冲, 危峰, 李锡武, 袁浩 申请人:中国船舶重工集团公司第七○九研究所