并行至串行转换装置的制作方法

专利名称：并行至串行转换装置的制作方法
技术领域：
本发明涉及可以在例如高速串行通信中使用的并行至串行转换装置。
背景技术：
在高速串行通信领域中，通常对低速并行数据执行各种数字信号处理，并且然后， 在将数据传送到传输线之前，将经处理的并行数据转换成高速串行数据。由此，能够易于执行各种数字信号处理。各种类型的并行至串行转换装置是公知的。例如，日本公开专利JP 8_65173(专利文献1)公开了一种由移位寄存器组成的并行至串行转换装置。日本公开专利JP 2002-9629 (专利文献2)公开了一种树形并行至串行转换装置。即，以具有多级树的形式来布置多个2:1并行至串行转换电路或单位转换电路。另一方面，美国专利No.7253754(专利文献3)的图13示出了对具有由划分比设置信号确定的宽度的并行数据进行转换的并行_串行转换器。

发明内容
要解决的问题在专利文献1或3中公开的转换装置要求以输出频率进行操作的高速移位寄存器。因此，特别是当对具有较宽宽度的并行数据进行串行化处理时，增加了以高速进行操作的电路，并且布局设计变得困难。在专利文献2中公开的转换装置包括仅在输出之前只在 2:1复用器中以高速进行操作的电路。因此，布局设计变得容易并且功耗减小。然而，将并行至串行转换比固定为2n，其中，η是正整数。专利文献3的图18提出在高速操作部中利用在专利文献2中公开的树型结构，而在其余部分中利用移位寄存器结构。由此，能解决由于高速操作所引起的问题。然而，专利文献3仅提供了对具有由划分比设置信号确定的固定宽度的输入并行数据进行转换的并行至串行转换装置。它并没有提供能够对输入并行数据的宽度作出选择的并行至串行转换
直ο本公开内容的示例性目的是提供在不丧失高速操作能力的情况下能够从两个或更多宽度中对输入并行数据的宽度作出选择的并行至串行转换装置。解决问题的手段为了解决上述问题，本公开的各种示例性实施例提供了并行至串行转换装置，该并行至串行转换装置包括位交换电路、并行至串行转换电路、和接收具有时钟周期的时钟信号和模式设置信号的并行数据宽度设置电路。位交换电路从多个并行输入端接收输入并行数据的位，并且通过交换输入并行数据的位来生成位交换并行数据。并行数据宽度设置电路生成要提供给并行至串行转换电路的处理信号，使得该处理信号具有等于根据模式设置信号的值所确定的时钟周期的Ml倍和M2倍中的一个的处理周期，其中，Ml和M2的每一个都是整数，且2 < M2 < Ml。此外，并行至串行转换电路获取Ml或M2位的位交换并行数据、并且与时钟信号同步地以根据处理周期的特定顺序从输出端将所获取的位输出作为串行数据。位交换电路根据模式设置信号的值来交换输入并行数据的位，使得通过获取Ml或 M2位的位交换并行数据并且以特定顺序输出所获取的位，并行至串行转换电路获取输入并行数据的第一至第Ml或第M2位，并且不论模式设置信号的值如何都以固定顺序从输出端输出所获取的输入并行数据的位。根据一些示例性实施例，位交换电路可以交换输入并行数据的位，使得当模式设置信号的值不同时，输入的并行数据的第一至第M2位的一位或多位对应于位交换并行数据的不同位。根据一些示例性实施例，位交换电路可以包括复用器，该复用器接收输入并行数据中的两位、并且根据模式设置信号的值来选择所接收到的输入并行数据中的一位作为位交换并行数据位中的一位。根据一些示例性实施例，并行至串行转换电路可以包括第一至第η级，每一级都包括2n_k个单位转换电路，其中，η是大于1的整数且Ml彡2η，且k=l，2，3，…，η。第一至第η-1级中的每个单位转换电路都可以接收位交换并行数据中的两位、并且将所接收到的位中的一位提供给下一级，并且第η级中的单位转换电路可以接收位交换并行数据中的两位、并且将所接收到的位中的一位提供给输出端。根据一些示例性实施例，并行数据宽度设置电路可以包括划分时钟信号生成电路和复位信号生成电路。划分时钟生成电路可以包括每一个都具有划分比为2的第一至第η 个划分电路，并且第一至第η划分电路可以相继地划分时钟信号以生成第一至第η划分时钟信号。此外，复位信号生成电路可以生成以处理周期复位第一至第η个划分电路的复位信号，使得第一至第η个划分电路生成以处理周期被复位的第一至第η个划分时钟信号，作为要分别提供给所述并行至串行转换电路的所述第一级至所述第η级的第一至第η个处理信号。根据一些示例性实施例，复位信号生成电路可以包括Ml划分电路和Μ2划分电路、 以及边沿检测电路。该Ml划分电路和Μ2划分电路分别用因子Ml和Μ2来划分时钟信号， 以生成Ml和Μ2划分时钟信号。该边沿检测电路检测根据模式设置信号的值所选择的Ml 和Μ2划分时钟信号中的一个的边沿，以生成复位信号。为了解决上述问题，本公开内容的各种示例性实施例提供了具有第一模式和第二模式的并行至串行转换装置。该并行至串行转换装置包括位交换电路和并行至串行转换电路，该并行至串行转换电路具有接收位交换并行数据的各自位的多个内部输入端。并行至串行转换电路在第一模式下获取在所述内部输入端的Ml个处接收到的位交换并行数据的 Ml位、并且在第二模式下获取在所述内部输入端的Μ2个处接收到的位交换并行数据的Μ2 位。并行至串行转换电路通过在第一模式下以第一特定顺序并且在第二模式下以不同于第一特定顺序的第二特定顺序布置所获取的位交换并行数据的位来生成串行数据。位交换电路，在第一模式下以第一方式并且在第二模式下以不同于第一方式的第二方式来交换输入并行数据的位，使得并行至串行转换电路分别在第一模式和第二模式下获取输入并行数据的第一至第Ml位以及第一至第Μ2位，并且位交换电路以独立于所述模式的相同顺序布置所获取的输入并行数据的位。根据一些示例性实施例，位交换电路可以交换输入并行数据的位，使得在第一模式下，内部输入端中的Μ2个中的一个或多个接收在第二模式下并行至串行转换电路没有获取的输入并行数据的位的一位或多位。根据一些示例性实施例，位交换电路可以包括复用器，该复用器接收分别在第一和第二模式下被选择作为位交换并行数据中的一位的输入并行数据中的两位。根据一些示例性实施例，并行至串行转换电路包括第一至第η级，每一级都包括 2n_k个单位转换电路，其中k= 1，2，3，…，η。发明效果本公开的各种示例性实施例提供了具有交换输入并行数据的位的位交换电路的并行至串行转换装置。因此，具有两个或多个可选择宽度的输入并行数据可以以固定顺序转换成串行数据。具体地，利用树型并行至串行转换电路使得能够进行高速和低功率操作。


图1是根据本公开内容的第一示例性实施例的示例性并行至串行转换装置的功能框图。图2是根据第一示例性实施例的并行至串行转换装置的示例性电路图。图3是根据第一示例性实施例的用于16/12位的输入并行数据宽度的位交换电路的示例性电路图。图4是根据第一示例性实施例的用于16/12位的输入并行数据宽度的复位信号生成电路的示例性电路图。图5是在输入并行数据宽度为16位时的第一示例性实施例的示例性时序图。图6是当输入并行数据宽度为12位时的第一示例性实施例的示例性时序图。图7是根据本公开的第二示例性实施例的并行至串行转换装置的示例性电路图。图8是根据第二示例性实施例的复位信号生成电路的示例性电路图。图9是当输入并行数据宽度为12位时第二示例性实施例的示例性时序图。附图标记100位交换电路200并行至串行转换电路300划分时钟信号生成电路400、400Α复位信号生成电路
具体实施例方式<第一实施例>图1示出了根据本公开的第一示例性实施例的示例性并行至串行转换装置的示意性框图，并且图2示出了根据本公开的第一示例性实施例的示例性并行至串行转换装置的电路图。图1中所示的示例性并行至串行转换装置包括位交换电路100、并行至串行转换电路200、划分时钟信号生成电路300和复位信号生成电路400。位交换电路100通过交换输入并行数据的至少一些位来改变输入并行数据的位顺序、并且生成位交换并行数据。并行至串行转换电路200将位交换并行数据转换成串行数据。划分时钟信号生成电路300划分输入时钟信号CLK，以生成多个划分时钟信号并且将划分时钟信号提供给并行至串行转换电路200。复位信号生成电路400生成复位信号RSTZ，该复位信号RSTZ以根据输入并行数据的宽度的周期，或以转换成并行数据所需要的每个特定数目的时钟周期来复位划分时钟信号生成电路300。在示例性并行至串行转换装置中，划分时钟信号生成电路300和复位信号生成电路400构成对并行数据的宽度进行设置的并行数据宽度设置电路。即，划分时钟信号生成电路300和复位信号生成电路400生成以转换成具有该宽度的并行数据所需要的周期被复位的划分时钟信号。并行至串行转换电路200通过将从划分时钟信号生成电路300提供的划分时钟信号作为处理信号来执行并行至串行转换处理。位交换电路根据输入并行数据的宽度来改变并行数据的位顺序。由此，示例性并行至串行转换装置可以生成串行数据，其中，不论并行数据的宽度如何都以固定顺序布置输入并行数据的位。具体地，当并行数据的位宽度分别为10、12和16位时，示例性并行至串行转换装置的位交换电路100改变并行数据的位顺序，如图2示意性示出。图3示出了用于16/12位并行数据宽度的位交换电路100的示例性构成。位交换电路100在并行输入端DO至D15 处接收并行数据的位，并且从输出端d0至dl5输出位交换并行数据。位交换电路100进一步接收模式设置信号MODE。如图3所示，示例性位交换电路100具有输入端DO至D15与对应的输出端d0至 dl5之间的互连。示例性位交换电路100进一步包括四个复用器101至104。复用器101 至104中的每一个都从输入端DO至D15中的两个输入端接收位、并且将它们中的一个输出到输出端d0至dl5中相应的一个。在输入并行数据的宽度为16位的16位模式下，模式设置信号MODE的值=1。因此，复用器101至104中的每一个都选择输入到标记为“1”的输入的位。由此，形成了图2 中的标记为“ 16位”的输入端DO至D15与输出端d0至dl5之间的对应关系。另一方面， 在输入并行数据的宽度为12位的12位模式下，模式设置信号MODE的值=0。结果，复用器101至104中的每一个都选择输入到标记为“0”的输入的位。由此，形成图2中的标记为“12位”的在输入端DO至D15与输出端d0至dl5之间的对应关系。在12位模式下，输入到输入端D12至D15的数据无效，并且不被输出到输出端d0 至dl5中的任何一个。而且，在输出端d2、d6、dlO和dl4处的数据变得无效。S卩，这些输出端输出还通过复用器101至104输出到输出端d0、d4、d8和dl2的输入并行数据的那些位。通过获取从输出端d0、d4、d8和dl2输出的位，根据划分时钟信号处理位交换并行数据的并行至串行转换电路200生成串行数据。因此，在12位模式下，并行至串行转换电路200获取在15个输出端中的12个输出端处接收到的位，即，输出端d0、dl、d3、d4、d5、d7、d8、d9、dll、dl2、dl3和dl5d。注意， 在16位模式下，并行至串行转换电路200获取在包括这12个输出端的输入端处接收到的位。然而，在不同模式下，这12个输出端中的一些对应于不同的输入端。例如，在12位模式下，输出端d0与输入端Dll相对应，但是在16位模式下，与输入端D15相对应。类似地， 在12位模式下，输出端d4、d8和dl2分别与输入端D9、D10和D8相对应，但是在16位模式下，分别与输入端D13、D14和D12相对应。这里，在12位模式下，不使用输入端D12、D13、D14和D15来输入有效数据。因此，在16位模式下，使用并行至串行转换电路200在12位模式下由此获取输入并行数据中的12位的一个或多个输出端来接收在12位模式下没有获取的输入并行数据中的一位或多位。此外，在两种模式下向其输入有效数据的一些输入端在不同模式下与不同的输出端相对应。例如，在16位模式下，输入端Dll与输出端d2相对应。另一方面，在12位模式下，相同的输入端Dll与输出端d0相对应。换言之，位交换电路100交换输入并行数据，使得输入并行数据的第一至第十二位中的一个或多个与在不同模式下的位交换并行数据的不同位相对应。复位信号生成电路400接收时钟信号CLK，并且当输入并行数据宽度为16位时，生成在16个时钟周期中具有一次低电平区间的复位信号RSTZ。而当输入并行数据宽度是12 位时，复位信号RSTZ在12个时钟周期中具有一次低电平区间。图4示出了用于16/12位并行数据宽度的示例性复位信号生成电路400。示例性复位信号生成电路400包括用于16位数据宽度的第一复位信号生成电路401、用于12位数据宽度的第二复位信号生成电路402以及复用器403。当模式设置信号MODE = 1时，选择第一复位信号生成电路401的输出作为复位信号RSTZ。另一方面，当模式设置信号MODE =0时，选择第二复位信号生成电路402的输出作为复位信号RSTZ。示例性的划分时钟信号生成电路300接收时钟信号CLK并且生成划分时钟信号。 具体地，示例性的划分时钟信号生成电路300包括第一至第四T触发器(T-FF)电路301至 304，T触发器电路301至304中的每一个都作为具有划分比为2的划分电路来操作。第一 T-FF电路301根据时钟信号CLK生成以2划分的时钟信号div2_clk。第二 T-FF电路302 根据以2划分的时钟信号div2_clk生成以4划分的时钟信号div4_clk。第三T-FF电路 303根据以4划分的时钟信号div4_clk生成以8划分的时钟信号div8_clk。第四T-FF电路304根据以8划分的时钟信号div8_clk生成以16划分的时钟信号divl6_clk。每当由复位信号生成电路400生成的复位信号RSTZ变成低电平时，就初始化这些T-FF电路301 至 304。以16划分的时钟信号可以作为并行时钟信号RCLK提供给处理并行数据的不同电路块，该电路块可以被集成在集成了并行至串行转换装置的同一半导体集成电路器件中。示例性并行至串行转换电路200具有树型结构。即，以具有四级的树的形式来连接多个单位转换电路，每个单位转换电路都通过从位交换电路100的输出端do至dl5中选择位交换并行数据输入中的两位中的一个来作为2:1并行至串行转换电路进行操作。即， 将由前一级中的单位转换电路中的两个所选择的两位输入到下一级中的单位转换电路中的一个。具体地，示例性的并行至串行转换电路200包括触发器电路组divl6_FF、div4_FF、 div2_FF、触发器电路 dout_FF ；复用器组 div8_mux、div4_mux、div2_mux 以及复用器 dout_ mux ο触发器电路组divl6_FF包括16个触发器电路，这些触发器电路将来自位交换电路100的输出端do至dl5的数据保持在划分时钟信号divl6_clk的上升沿。复用器组div8_ mux包括8个复用器。每一个复用器都在划分时钟信号divl6_clk为低电平时选择来自触发器电路组divl6_FF中的两个相邻触发器电路的靠上一个的输出，并且在划分时钟信号 divl6_clk为高电平时选择两个相邻触发器电路中的靠下一个的输出。
复用器组div4_muX包括4个复用器。每一个复用器都在划分时钟信号div8_clk 为低电平时选择来自复用器组div8_muX中的两个相邻复用器的靠上一个的输出，并且在划分时钟信号div8_clk为高电平时选择来自两个相邻复用器的靠下一个的输出。触发器电路组div4_FF包括4个触发器电路，这些触发器电路将复用器组div4_ mux中的各个复用器的输出保持在划分时钟信号div4_clk的上升沿。复用器组div2_muX 包括两个复用器。每一个复用器都在划分时钟信号div4_clk为低电平时选择触发器电路组div4_FF中两个相邻的触发器电路中靠上一个的输出、并且在划分时钟信号div4_clk为高电平时选择相邻两个触发器电路的靠下一个的输出。触发器组div2_FF包括两个触发器电路，这些触发器电路将复用器组div2_muX中的各个复用器的输出保持在划分时钟信号div2_clk的上升沿。复用器doutjmix在划分时钟信号div2_clk为低电平时选择触发器电路组div2_FF中的触发器电路的靠上一个的输出、并且在划分时钟信号div2_clk为高电平时选择触发器电路的靠下一个的输出。触发器电路dout_FF将复用器doutjmix的输出保持在时钟信号div_clk的上升沿，该时钟信号 div_clk是与时钟信号CLK相同的信号。接下来，解释当输入到并行输入端DO至D15的并行数据的宽度分别为16位和12 位时的示例性并行至串行转换电路200的并行至串行转换处理。图5示出了当输入并行数据具有16位的宽度时的时序图，并且图6示出了当输入并行数据具有12位的宽度时的时序图。图5和6的上部示出了时钟信号CLK和div_clk以及划分时钟信号div2_clk、div4_ elk、div8_clk、divl6_clk 和复位信号 RSTZ0示例性划分时钟信号生成电路300作为递减计数器来进行操作。即，由划分时钟信号生成电路300生成的划分时钟信号表示递减计数器的计数值。当复位信号RSTZ保持高电平时，在图2中示出的示例中为4位递减计数器的递减计数器的计数值以16个时钟周期为周期按照15 — 14 — 13 —…一2-1-0-15 - 14…进行改变。如果复位信号RSTZ在16个时钟周期中求反(即变成低电平)一次，则如在图5 的时序图中所示，计数器以16个时钟周期为周期进行计数。因此，计数器的计数值与时钟信号div_clk同步地按照15 — 14 — 13 —…一2 — 1 — 0 — 15 — 14…进行改变，如图5 的时序图所示。另一方面，如果在12个时钟周期中复位信号RSTZ求反一次，则计数器以 12个时钟周期为周期进行计数。即，计数器的计数值通过跳过靠下的4个值4至1，按照 15 — 14 — 13 —…一6 — 5 — 0—15— 14…进行改变，如图6的时序图所示。图5和图6在其底至中部进一步示出了并行至串行转换处理，其中，位交换并行数据的位被相继地获取、布置，并且以根据计数值的改变的顺序从串行输出端DOUT输出作为串行数据。所述位交换并行数据的位是从位交换电路100的输出端d0至dl5(这些输出端还用作并行至串行转换电路200的输入端或内部输入端)输入的。图5和图6中所示的数表示在交换之前，输入到、移入和从并行至串行转换电路200输出的输入并行数据的位。图 5和图6中的箭头表示转换电路中的一些位的移动。具体地，用于“divl6_FF”的时序图中示出的数表示输入并行数据的位，该输入并行数据的位从触发器电路组divl6_FF中的触发器电路输出。类似地，用于“div4_FF”和 “div2_FF”的时序图中示出的数表示分别从触发器电路组div4_FF和div2_FF中的触发器电路输出的输入并行数据的位。用于“div4_muX”和“div2_muX”的时序图中的数表示分别从复用器组div4_muX和div2_muX中的复用器输出的输入并行数据的位。此外，用于 "dout_mux"的时序图中示出的数表示从复用器doutjmix输出的输入并行数据的位，并且用于‘‘D0UT”的时序图中所示的数表示布置在输出串行数据中的输入并行数据的位。在传统的并行至串行转换电路中，按照规定固定串行化并行数据的顺序，或固定在串行数据中布置并行数据位的顺序。相反，在根据本实施例的示例性并行至串行转换电路200中，顺序是不固定的。即，基于具有不同周期的划分时钟信号来执行转换处理的示例性并行至串行转换电路200在不同模式下以不同的顺序布置所接收到的并行数据的位。例如，如图5和图6中所示，在16位模式下，将输入到内部输入端d0的并行数据位作为串行数据的第16位(F)，而在12位模式下作为串行数据的第12位，输出到串行输出端D0UT。此外，输入到内部输入端d2的并行数据的位在16位模式下作为串行数据的第 12位被输出。然而，输入到内部输入端d2的数据在12位模式下并不构成并行数据的任何位、并且不输出到串行输出端D0UT。因此，并行至串行转换电路200的内部输入端d0至dl5不能用于直接输入具有变化宽度的并行数据。为解决该问题，根据本实施例的示例性并行至串行转换装置，在并行至串行转换装置的输入端DO至D15与并行至串行转换电路200的内部输入端d0至dl5之间提供了位交换电路100。位交换电路100根据并行至串行转换装置的模式或复位信号RSTZ的周期来交换输入并行数据的位。具体地，例如，位交换电路100在16位模式下将在转换装置D15的输入端处所接收到的输入并行数据的位提供给转换电路200的内部输入端d0。另一方面， 在12位模式下，位交换电路100将在转换装置的输入端Dll处所接收到的输入并行数据的位提供给转换电路200的内部输入端d0。结果，在16位模式下，通过分别向并行输入端DO、D1、D2、…、D14、D15输入并行数据的字的位0、1、2、…、E、F，以及然后输入并行数据的下一字的位10、11、12、…、1E、1F， 通过以0、1、2，…，E、F、10、11、12…的顺序布置并行数据的位来将并行数据转换成串行数据。即，以从输入到最低编号的输入端(DO)的位至输入到最高编号的输入端(D15)的位的顺序，在串行数据中布置输入到并行输入端D0、D1、…、D15的并行数据的位。另一方面，在12位模式下，使用从DO或并行输入端D0、D1、…、Dll的15个并行输入端中的12个来输入并行数据的位。通过分别向并行输入端DO至Dll输入并行数据的字的位0、1、2、…、A、B，以及然后输入并行数据的下一字的位10、11、12、…、1A、1B，通过以 0、1、…、A、B、10、11、…的顺序布置并行数据的位来将并行数据转换成串行数据。即，以相同的顺序，即，以从输入到最低编号的输入端(DO)的位至输入到最高编号的输入端(Dll) 的位的顺序，在串行数据中布置输入到并行输入端D0、D1、…、Dll的并行数据的位。如上所述，提供位交换电路100使得能够通过以独立于并行数据宽度的固定顺序布置并行数据的位，来将具有任意宽度的并行数据转换成串行数据。具体地，根据该示例性实施例，以从第一至第M位的顺序，在串行数据中布置输入到第一至第M个并行输入端的并行数据的第一至第M位。还可以构成位交换电路，使得以从串行数据中的第M至第一位的顺序布置输入到第一至第M个并行输入端的并行数据的第一至第M位。注意，专利文献3的图13提出使用相同的并行-串行转换部(并行至串行转换电路)501，该并行至串行转换部501可以以根据划分比设置信号506确定的划分比进行操作来转换具有不同宽度的并行数据。由此，能够降低设计工作量，因为仅通过设计一个并行-串行转换部，就能够构成用于转换具有不同宽度的并行数据的并行-串行转换器(并行至串行转换装置)500。然而，专利文献3提出提供一种通过使用相同的并行-串行转换部来转换具有在设计转换器时确定的固定宽度的并行数据的并行-串行转换器。并没有提供与本申请的示例性实施例类似的并行至串行转换装置，即，能够根据模式设置信号转换具有选自两个或多个宽度的宽度的并行数据的并行至串行转换装置。注意，在根据专利文献3的并行-串行转换器中，因为并行数据的宽度是固定的，所以输入到并行-串行转换部的并行数据的输出位的顺序并未改变。相应地，不需要位交换电路。图3中所示的示例性位交换电路100根据12位和16位的并行数据宽度，以两种不同的方式交换并行数据的位。还可以根据各种不同并行数据宽度来构成位交换电路。而且，还可以构成能够以三种或更多方式交换并行数据的位的位交换电路。例如，图2还示出了根据10位的并行数据宽度的在输入端DO至D15与输出端d0 至dl5之间的对应关系。图3中示出的位交换电路可以被修改为能够根据16、12和10位的并行数据宽度来交换并行数据。例如，可以用四个3:1复用器替代四个2:1复用器101 至104，每一个复用器都用于选择输出到输出端d0、d4、d8和dl2的相应一个的三位中的一个。而且，可以添加两个2:1复用器来选择分别输出到输出端dl和d9的位。当根据三个或多个并行数据宽度来修改位交换电路100以交换并行数据的位时， 还可以根据三个或多个并行数据宽度来修改复位信号生成电路400以生成复位信号。为了设置所修改的位交换电路和复位信号生成电路，可以提供具有三个或多个值的模式设置信号MODE。集成了并行至串行转换装置的半导体集成电路还可以集成设置了模式设置信号 MODE的值的模式设置电路。例如，在半导体集成电路的初始化期间，模式设置电路可以读取存储在一个或多个寄存器中的数据、并且设置模式设置信号的值。示例性的并行至串行转换电路200具有树型结构。包括连接到输出端DOUT的复用器doutjmix和触发器电路dout_FF的转换电路200的仅仅一小部分以最大频率进行操作。其他部分以较低频率进行操作。可以在复用器组div8_mux和复用器组div4_mux之间提供利用划分时钟信号 div8_clk进行操作的8个触发器电路。这些触发器电路不是必须的，并且由此，在图2所示的示例性实施例中被省略，因为这些部分利用划分时钟信号来进行操作并且具有足够的定时裕度。结果，图2中所示的示例性的并行至串行转换装置需要减少的电路面积并且消耗更低的功率。类似地，包括用作第一划分电路的T-FF电路301的示例性划分时钟信号生成电路 300的仅仅一小部分以最大频率进行操作。此外，没有包括不必要的部件。相应地，示例性的划分时钟信号生成电路300能够以较高频率进行操作并且能够易于设计。图2中所示的示例性的并行至串行转换装置由位交换电路100、树型并行至串行转换电路200和划分时钟信号生成电路300构成。示例性的转换装置能够在不丧失树型并行至串行转换电路的高速操作能力的情况下，通过简单地将复位信号RSTZ提供给划分时钟信号生成电路300来将具有任意宽度的并行数据转换成串行数据。如图2中所示，由η级树型并行至串行转换电路构成的装置可以最有效地具有2η个并行输入端，但是可以将并行输入端的数目N设置在21142"范围中。如在图2中所示的示例性实施例的情况下，并行数据的宽度可以是211-1 < M彡2n 的范围内的偶数，诸如16，12和10。然而，示例性的并行至串行转换装置可以转换具有等于或小于2"-1的宽度的并行数据。而且，可以对示例性的并行至串行转换装置进行修改以转换具有奇数宽度的并行数据。为了转换具有奇数宽度的并行数据，可以利用例如在时钟信号的上升沿处变成有效而在接下来的时钟信号的下降沿变成无效的复位信号对划分电路进行复位。因此，可以在2 < M < N的范围内设置输入并行数据的宽度M。示例性的并行至串行转换装置由树型并行至串行转换电路200来构成。在该情况下，输入到并行至串行转换电路的内部输入端的并行数据的输出位的顺序取决于复位信号的周期而改变。因此，需要位交换电路100。如果并行数据的输出位的顺序取决于输入并行数据的宽度而改变，则当利用不同类型的并行至串行转换电路时，还可能需要位交换电路 100。通过使用异步复位，图2中示出的示例性的并行至串行转换装置对划分时钟信号生成电路300进行复位。还可以利用同步复位。在示例性的划分时钟信号生成电路300中， 通过复位信号RSTZ来将所有T-FF电路301至304复位成零。T-FF电路可以被复位为不同值，尽管可能需要重新设计位交换电路100。<第二示例性实施例>图7示出了根据本公开的第二示例性实施例的示例性的并行至串行转换装置的电路图。在图2中示出的示例性实施例中，复位信号生成电路400生成复位信号RSTZ。另一方面，在图7中示出的示例性实施例中，复位信号生成电路400A生成信号SEL，并且边沿检测电路500生成RSTZ信号，该RSTZ信号等同于第一示例性实施例的复位信号RSTZ。具体地，边沿检测电路可以检测信号SEL的上升沿并且生成复位信号RSTZ。用于选择16/12位并行数据宽度的复位信号生成电路400A可以由按划分比为16 划分时钟信号CLK的16划分电路404、按划分比为12划分时钟信号CLK的12划分电路405 和复用器406构成，如图8中所示。复用器406分别在模式设置信号MODE = 1时选择16 划分电路404的输出、而在模式设置信号MODE = 0时选择12划分电路405的输出。图9示出了当输入并行数据具有12位的宽度时的时序图，除了还示出了信号SEL 的波形外，与图6中所示的时序图基本上相同。信号SEL具有12个时钟周期的周期。在信号SEL的每个上升沿之后，复位信号RSTZ在时钟信号的第二个上升沿处变为低电平，并且在接下来的时钟信号的上升沿处返回到高电平。可以从图9看出，与具有窄的低电平区间的复位信号RSTZ不同，信号SEL具有 1 1的占空比。因此，即使复位信号生成电路400A与边沿检测电路500分开放置，将信号SEL提供给边沿检测电路500也不需要高速缓冲器电路。此外，边沿检测电路500根据时钟信号CLK的边沿来确定复位信号RSTZ的低电平区间的精确定时。结果，定时设计变得容易。
权利要求
1.一种并行至串行转换装置，包括位交换电路，所述位交换电路从多个并行输入端接收输入并行数据的位、并且通过交换所述输入并行数据的位来生成位交换并行数据；并行至串行转换电路；以及并行数据宽度设置电路，所述并行数据宽度设置电路接收具有时钟周期的时钟信号和模式设置信号，所述并行数据宽度设置电路生成要提供给所述并行至串行转换电路的处理信号，使得所述处理信号具有等于根据所述模式设置信号的值所确定的时钟周期的Ml倍和M2倍中的一个的处理周期，其中，Ml和M2中的每一个都为整数，且2彡M2 < Ml ；其中所述并行至串行转换电路获取Ml或M2位的位交换并行数据，并且与所述时钟信号同步地从输出端以根据所述处理周期的特定顺序将所获取的位输出作为串行数据；以及所述位交换电路根据所述模式设置信号的值交换输入并行数据的位，使得通过获取Ml 或M2位的所述位交换并行数据、并以所述特定顺序输出所获取的位，所述并行至串行转换电路获取所述输入并行数据的第一至第Ml或第M2位，并且不论所述模式设置信号的值如何都以固定顺序从所述输出端输出所获取的所述输入并行数据的位。
2.如权利要求1所述的并行至串行转换装置，其中，所述位交换电路交换所述输入并行数据的位，使得当所述模式设置信号的值不同时，所述输入并行数据的第一至第M2位中的一个或多个对应于所述位交换并行数据的不同位。
3.如权利要求1所述的并行至串行转换装置，其中，所述位交换电路包括复用器，所述复用器接收所述输入并行数据中的两位、并且根据所述模式设置信号的值来选择所接收到的所述输入并行数据的位中的一位作为所述位交换并行数据的位中的一位。
4.如权利要求1至3中的任何一项所述的并行至串行转换装置，其中所述并行至串行转换电路包括第一至第η级，所述第一至第η级的每一个都包括2n_k 个单位转换电路，其中，η是大于1的整数且Ml < 2η，且k = 1,2,3,…，n，所述第一至第 n-1级中的每个单位转换电路都接收所述位交换并行数据中的两位、并且将所接收到的位中的一位提供给下一级，并且所述第η级中的单位转换电路接收所述位交换并行数据中的两位、并且将所接收到的位中的一位提供给所述输出端。
5.如权利要求4所述的并行至串行转换装置，其中，所述并行数据宽度设置电路包括划分时钟信号生成电路，所述划分时钟信号生成电路包括每一个都具有划分比为2的第一划分电路至第η个划分电路，所述第一划分电路至所述第η个划分电路相继地划分所述时钟信号以生成第一划分时钟信号至第η个划分时钟信号；以及复位信号生成电路，所述复位信号生成电路生成以所述处理周期复位所述第一划分电路至所述第η个划分电路的复位信号，使得所述第一划分电路至所述第η个划分电路生成以所述处理周期被复位的所述第一划分时钟信号至第η个划分时钟信号，作为要分别提供给所述并行至串行转换电路的所述第一级至所述第η级的第一处理信号至第η个处理信号。
6.如权利要求5所述的并行至串行转换装置，其中所述复位信号生成电路包括Ml划分电路和Μ2划分电路，所述Ml划分电路和所述Μ2 划分电路分别用因子Ml和Μ2来划分所述时钟信号，以生成Ml划分时钟信号和Μ2划分时钟信号；以及边沿检测电路，所述边沿检测电路检测根据所述模式设置信号的值所选择的所述Ml 划分时钟信号和所述M2划分时钟信号中的一个的边沿，以生成所述复位信号。
7.一种具有第一模式和第二模式的并行至串行转换装置，包括位交换电路，所述位交换电路从多个并行输入端接收输入并行数据的位、并且通过交换所述输入并行数据的位来生成位交换并行数据；以及并行至串行转换电路，所述并行至串行转换电路具有多个内部输入端，所述内部输入端接收所述位交换并行数据的各自的位，所述并行至串行转换电路在所述第一模式下获取在所述内部输入端的Ml个处接收到的Ml位的位交换并行数据、并且在所述第二模式下获取在所述内部输入端的M2个处接收到的M2位的位交换并行数据，其中，Ml和M2中的每一个都为整数，且2彡M2< Ml ；其中通过在所述第一模式下以第一特定顺序、并且在所述第二模式下以不同于所述第一特定顺序的第二特定顺序布置所获取的位交换并行数据的位，所述并行至串行转换电路生成串行数据；并且所述位交换电路在所述第一模式下以第一方式、并且在所述第二模式下以不同于所述第一方式的第二方式，交换所述输入并行数据的所述位，使得所述并行至串行转换电路分别在所述第一模式和所述第二模式下获取所述输入并行数据的第一至第Ml位以及第一至第M2位，并且所述位交换电路以独立于所述模式的相同顺序布置所获取的所述输入并行数据的位。
8.如权利要求7所述的并行至串行转换装置，其中，所述位交换电路交换所述输入并行数据的位，使得在所述第一模式下所述内部输入端的M2个中的一个或多个接收在所述第二模式下所述并行至串行转换电路没有获取的输入并行数据的位中的一位或多位。
9.如权利要求7所述的并行至串行转换装置，其中，所述位交换电路包括复用器，所述复用器接收分别在所述第一模式和所述第二模式下被选择作为所述位交换并行数据的位中的一位的所述输入并行数据的位中的两位。
10.如权利要求7至9中的任何一项所述的并行至串行转换装置，其中所述并行至串行转换电路包括第一至第η级，所述第一至第η级的每一个都包括2n_k个单位转换电路，其中，η是大于1的整数且Ml ( 2η，且k = 1,2,3,…，n，所述第一至第n_l 级中的每个单位转换电路都接收所述位交换并行数据中的两位、并且将所接收到的位中的一位提供给下一级，并且所述第η级中的所述单位转换电路接收所述位交换并行数据中的两位、并且将所接收到的位中的一位提供给输出端，所述输出端与具有时钟周期的时钟信号同步地输出所述串行数据。
11.如权利要求10所述的并行至串行转换装置，进一步包括划分时钟信号生成电路，所述划分时钟信号生成电路包括每一个都具有划分比为2的第一划分电路至第η个划分电路，所述第一划分电路至所述第η个划分电路相继地划分所述时钟信号以生成第一划分时钟信号至第η各划分时钟信号；以及复位信号生成电路，所述复位信号生成电路生成以分别等于在所述第一模式和所述第二模式下的时钟周期的Ml和Μ2倍的所述处理周期复位所述第一划分电路至所述第η个划分电路的复位信号，使得所述第一划分电路至所述第η个划分电路生成以所述处理周期被复位的第一划分时钟信号至第η个划分时钟信号，作为要分别提供给所述并行至串行转换电路的第一级至第η级的第一处理信号至第η个处理信号。
全文摘要
本发明公开了一种并行至串行转换装置，包括用于生成位交换并行数据的位交换电路、并行至串行转换电路和并行数据宽度设置电路。并行数据宽度设置电路生成具有等于根据模式设置信号的值的时钟周期的M1倍和M2倍中的一个的处理周期的处理信号。并行至串行转换电路获取位交换并行数据的M1或M2位，并且根据处理周期以特定顺序输出所获取的位。位交换电路根据模式设置信号的值来交换输入并行数据的位，使得并行至串行转换电路获取输入并行数据的第一至第M1或第M2位，并且不论模式设置信号的值如何都以固定的顺序输出所获取的位。
文档编号H03M9/00GK102332924SQ201110193789
公开日2012年1月25日 申请日期2011年7月6日 优先权日2010年7月6日
发明者柏仓正一郎 申请人:川崎微电子股份有限公司