专利名称：具压缩与解压缩功能的半导体内存装置的制作方法
技术领域：
本发明有关于一种半导体内存装置，尤指一种具压缩与解压缩功能的半导体内存装置，可提升数据储存量。
背景技术：
应用于固态硬盘(SS D-Solid State Disk)、随身碟、或内存卡，或是做为电子装置(例如平板计算机、笔记型计算机、行动电话、数字助理器、机上盒、多媒体播放机、或电子游戏机)的习知半导体内存，仅具备有写入数据或读取数据的功能而已，且习知半导体内存的总内存容量大小已经被固定，因此数据总储存量亦仅能够抵达到该总内存容量大小为上限。本发明发明人有鉴于上述习知半导体内存技艺的缺失，乃亟思发明改良，而改良出一种具压缩与解压缩功能的半导体内存装置，可提升数据储存量。
发明内容
本发明目的提供一种具压缩与解压缩功能的半导体内存装置，可提升数据储存量。为达成本发明上述目的，本发明提供一种具压缩与解压缩功能的半导体内存装置，包括一半导体内存单元数组，用于储存经一压缩电路单元将储存于一压缩半导体内存缓冲单元的所有数据压缩后的一第一压缩数据；该压缩电路单元，电气性连接该半导体内存单元数组、该半导体内存缓冲单元、以及一控制电路单元，以及用于压缩一指定空间的多个数据；一解压缩电路单元，电气性连接该半导体内存单元数组、该半导体内存缓冲单元、以及该控制电路单元，以及用于将储存于该半导体内存单元数组的一指定空间的第二压缩数据解压缩后，然后将解压缩后的该第二压缩数据写入于该半导体内存缓冲单元；一半导体内存缓冲单元，电气性连接该半导体内存单元数组、该压缩电路单元、该解压缩电路单元、以及该控制电路单元，以及用于供该控制电路单元读取及写入，以及用于至少供该压缩电路单元读取，以及用于至少供该解压缩电路单元写入；一控制电路单元，电气性连接一外部地址总线、一外部数据总线、一外部控制总线，以及用于对该外部地址总线的信号进行译码，以及依据该外部地址总线信号所指定的地址，将该外部数据总线的信号其代表的数据，令该压缩电路单元将其压缩后写入至该半导体内存单元数组经转换后的对应地址中，以及依据该外部地址总线信号所指定的地址并经转换成该半导体内存单元数组的对应地址，令该解压缩电路单元将该半导体内存单元数组该对应地址内数据解压缩，并将该解压缩后数据输出至该外部数据总线。
图I显示本发明具压缩与解压缩功能的半导体内存装置的结构图。图2显示依据本发明图1，本创作具压缩与解压缩功能的半导体内存装置的较佳实施例的结构图。图3显示本发明的地址转换缓存器的结构图。图4显示本发明的目前地址空间缓存器的结构图。符号说明
10半导体内存装置101半导体内存单元数组102压缩电路单元103解压缩电路单元104半导体内存缓冲单元105控制电路单元106内部地址总线106a高地址总线107内部数据总线109内部控制总线110地址转换数据IlOa基本单位量索引IlOb开始位置索引IlOc结束位置索引IlOd保留索引120地址转换数据120a基本单位量索引120b开始位置索引120c结束位置索引120d保留索引201外部地址总线202外部数据总线203a外部读取信号203b外部写入信号203c外部芯片选择信号1051地址转换缓存器1053目前地址空间缓存器1055逻辑处理电路1057失败信号1058忙碌信号1059内存破碎整理信号
具体实施例方式请参见图I、图2，本发明具压缩与解压缩功能的半导体内存装置10乃可以例如应用于固态硬盘(SSD-Solid State Disk)、随身碟、或内存卡，或是做为电子装置(例如平板计算机、笔记型计算机、行动电话、数字助理器、机上盒、多媒体播放机、或电子游戏机)的内存零件。由于半导体内存装置10具有内建压缩功能，当来自于外部的数字数据要写入(或储存)至半导体内存装置10时，半导体内存装置10可将该些外部数字数据予以压缩后，然后在写入至半导体内存装置10内部的半导体内存单元数组101，因此，本发明半导体内存装置10能够提升数据的储存量。同时，由于半导体内存装置10具有内建解压缩功能，当电子装置要读取半导体内存装置10的数据时，半导体内存装置10可先将数据解压缩后，然后再输出给电子装置。再者，电子装置对本发明半导体内存装置10进行写入与读取的操作方式，乃是经由地址总线(Address Bus)、数据总线(Data Bus)以及控制总线(Control Bus),如此使得本发明半导体内存装置10乃与目前半导体内存的写入与读取的操作方式是一致的，因此，本发明能够成为取代目前半导体内存的另一种选择。本发明半导体内存装置10乃包括半导体内存单元数组101、压缩电路单元102、解压缩电路单元103、半导体内存缓冲单元104、以及控制电路单元105，兹分别说明如后内文。在说明本发明所述各个组成组件的功能与构造的前，首先先予说明本发明半导体内存装置10整体的运作方式，如此能够更易于了解本发明的技艺内容与技艺精神。外部地址总线201提供给控制电路单元105要进行写入或读取的指定地址。外部读取信号203a与外部写入信号203b提供给控制电路单元105是要进行写入还要进行读取的指示。当指示是要进行写入时，外部数据总线202提供给控制电路单元105要进行写入的数据。当指示是要进行读取时，控制电路单元105在备妥数据后，会将数据输出至外部数据总线202。兹举以下述范例来说明本发明，惟本发明并不局限在所述范例。外部地址总线201实行26条地址线，在此定义为A0、A1、…、A25地址线，因此，外部地址总线201的总地址空间为64G。外部数据总线202实行16条数据线，在此定义为D0、D1、…、D15资料线。半导体内存单元数组101实行32G总内存容量，且数据长度为16位(Bit)。半导体内存缓冲单元104实行IG总内存容量，且数据长度为16位(Bit)。内部地址总线106实行25条地址线，内部数据总线107实行16条数据线。
本发明采以半导体内存缓冲单元104的总内存容量，来做为划分外部地址总线201其总地址空间为64G的基本单位量，因此，总地址空间64G被划分为64个基本单位量的地址空间，在这样地设计下，AO A19地址线做为位于一个基本单位量中的哪一个地址的指示，而A20 A25地址线可用来指定在64个基本单位量之中，哪一个基本单位量的地址空间。另一方面，所述基本单位量同时做为压缩电路单元102与解压缩电路单元103进行压缩与解压缩的数据量大小单位。控制电路单元105会通过利用外部地址总线201的A20 A25地址线的该些信号与目前地址空间缓存器1053的地址转换数据120，来判断由A20 A25地址线所指定基本单位量的地址空间是否即位于半导体内存缓冲单元104。若判断为真(True)的话，控制电路单元105则通过利用外部地址总线201的AO A19地址线的该些信号，依据外部读取信号203a与外部写入信号203b，来直接对半导体内存缓冲单元104的指定地址进行存取(Access)。若为伪(False)的话，控制电路单元105则通过利用外部地址总线201的A20 A25地址线的该些信号以及多个地址转换缓存器1051所储存的该些地址转换数据110，来进行判断，判断A20 A25地址线所指定基本单位量的地址空间是否已经存在于半导体内存单元数组101对应的基本单位量的地址空间。控制电路单元105可通过高地址总线106a，而获得A20 A25地址线的地址数据。接着，无论是存在或是不存在的话，控制电路单元105皆会令压缩电路单元102先将半导体内存缓冲单元104的目前所有数据进行压缩，然后，依据目前地址空间缓存器1053的地址转换数据120，将压缩后该些数据写回入至半导体内存单元数组101的原先地址空间中，然后更新对应的地址转换缓存器1051的地址转换数据110，或者是将压缩后该些数据写入至半导体内存单元数组101的另一个新地址空间中，然后更新对应的地址转换缓存器1051的地址转换数据110。接着，若是存在的话，控制电路单元105则令解压缩电路单元103，依据对应的地址转换缓存器1051的地址转换数据110，将读取出由地址转换数据110所指定的地址空间的该半导体内存单元数组101的该些数据，并予以解压缩，然后将解压缩后该些数据写入至半导体内存缓冲单元104。接着，将目前地址空间缓存器1053的地址转换数据120更新成与该地址转换数据110相同的内容。接着，控制电路单元105则通过利用外部地址总线201的AO A19地址线的该些信号，依据外部读取信号203a与外部写入信号203b，来直接对半导体内存缓冲单元104的指定地址进行存取(Access)，将外部数据总线202的数据，写入于半导体内存缓冲单元104的指定地址，或是将半导体内存缓冲单元104的指定地址的数据，输出于外部数据总线202。
另一方面，若是不存在的话，控制电路单元105则利用A20 A25地址线所代表的地址数据，做为新增的地址转换数据120的一部份，然后将该地址转换数据110写入于一个尚未使用的或是可被替换的地址转换缓存器1051。接着，将目前地址空间缓存器1053的地址转换数据120更新成与该地址转换数据110相同的内容。接着，控制电路单元105则通过利用外部地址总线201的AO A19地址线的该些信号，依据外部写入信号203b，来直接对半导体内存缓冲单元104的指定地址进行存取(Access)，将外部数据总线202的数据，写入于半导体内存缓冲单元104的指定地址。倘若是外部读取信号203a的话，由于半导体内存单元数组101尚未存在此数据，控制电路单元105可输出一个失败(Fault)信号1057。当所述新增地址转换数据120的地址转换缓存器1051不再被接续而来的外部地址总线201的A20 A25地址线所指定到时，控制电路单元105判断发生了此种情况，控制电路单元105则会在半导体内存单元数组101中，寻找一个尚未使用的或是可被替换的区块，以供压缩电路单元102完成压缩内存缓冲单元104内的该些压缩数据后，写入于该区块。控制电路单元105亦会更新这地址转换缓存器1051的地址转换数据110的其它内容。再者，倘若是无法找到一个尚未使用的或是可被替换的地址转换缓存器1051时，或是倘若是无法找到一个尚未使用的或是可被替换的该区块时，控制电路单元105可输出一个失败(Fault)信号1057。接下来说明本发明半导体内存装置10所述各个组成组件的功能与构造。半导体内存单元数组101的主要功能，乃是用来储存来自于外部数据总线202的该些数据，该些数据会先经压缩电路单元102的压缩处理后，才会写入至半导体内存单元数组101的指定地址空间。半导体内存单元数组101可实行习知静态随机内存(SRAM)、习知动态随机内存(DRAM)、习知闪存(Flash memory)的其中一种所构成。半导体内存缓冲单元104的主要功能，乃是用来供控制电路单元105存取(例如读取或写入)，以及用来至少供压缩电路单元102读取，以及用于至少供解压缩电路单元103写入。半导体内存缓冲单元104可实行习知静态随机内存(SRAM)、习知动态随机内存(DRAM)、习知闪存(Flash memory)的其中一种所构成。压缩电路单元102的主要功能，乃是用来接受控制电路单元105的命令，以压缩一个指定空间的多个数据，例如压缩半导体内存缓冲单元104的所有数据。再者，压缩电路单元102可将压缩后的该些数据，写入于半导体内存单元数组101的指定地址空间。除此外，压缩电路单元102可经由内部控制总线109与内部数据总线107，向控制电路单元105通知压缩处理状态数据，例如压缩忙碌中、压缩闲置中、完成压缩后的压缩数据量大小等等。压缩电路单元102可实行习知无损失(Lossless)压缩技艺，来做为具体实施手段。解压缩电路单元103的主要功能，乃是用来接受控制电路单元105的命令，以压缩一个指定空间的多个数据，例如对半导体内存单元数组101的指定地址空间的所有数据进行解压缩。再者，解压缩电路单元103可将解压缩后的该些数据，写入于半导体内存缓冲单元104。除此外，解压缩电路单元104可经由内部控制总线109与内部数据总线107，向控制电路单元105通知解压缩处理状态数据，例如解压缩忙碌中、解压缩闲置中、解压缩数据受损等等。解压缩电路单元104可实行相对于上述习知无损失压缩技艺的习知无损失解压缩技艺，来做为具体实施手段。控制电路单元105乃包括多个地址转换缓存器1051、目前地址空间缓存器1053、以及逻辑处理电路1055，兹分别说明如下内文。该些地址转换缓存器1051的主要功能乃是记录该些地址转换数据110，而该些地址转换缓存器1051的设置数量，乃可依据上述采以半导体内存缓冲单元104的总内存容量，来做为划分外部地址总线201其总地址空间为64G的基本单位量，因此，总地址空间为64 G被划分为64个的基本单位量的地址空间的所述划分原则，来加以决定，例如该些地址转换缓存器1051的设置数量至少是64个。再者，该些地址转换缓存器1051是可选择实施为非依电性的缓存器。请参见图3，地址转换数据110至少包含基本单位量索引110a、开始位置索引110b、以及结束位置索引110c。承续所述范例来说明基本单位量索引110a、开始位置索引110b、以及结束位置索引IlOc的各个功能与数据结构。基本单位量索引IlOa是用来指示外部地址总线201的64个基本单位量之中，哪一个基本单位量的地址空间是被这个地址转换缓存器1051所关联到，基本单位量索引IlOa的位数量例如是6个位，可储存A20 A25地址线的地址数据。开始位置索引IlOb以及结束位置索引IlOc是用来指示所关联到基本单位量的指定地址空间，是对应到半导体内存单元数组101中的哪一个区块。开始位置索引IlOb以及结束位置索引IlOc分别例如是24个位。开始位置索引IlOb的第5个位至第24个位，可储存AO A19地址线的地址数据，而第I个位至第4个位是用来指示从16个位数据中的哪一个位位置做开始。同理，结束位置索引IlOb的第5个位至第24个位，可储存AO A19地址线的地址数据，而第I个位至第4个位是用来指示从16个位数据中的哪一个位位置做结束。再者,地址转换数据110可增设保留索引(Reserved Index) IIOd,其位数量至少I个以上，可用来做为指示对应的地址转换缓存器1051的目前状态，例如是使用中、无使用、可替换等状态。请参见图4，目前地址空间缓存器1053以及地址转换数据120可实行相同于地址转换缓存器1051以及地址转换数据110的结构，而地址转换数据120亦至少包含基本单位量索引120a、开始位置索引120b、结束位置索引120c、以及保留索引(ReservedIndex) 120do基本单位量索引120a、开始位置索引120b、以及结束位置索引120c的功能乃分别相同于基本单位量索引110a、开始位置索引110b、以及结束位置索引110c，因此不另再重缀。保留索引120d可做为将来扩充使用，或是做为其它用途。逻辑处理电路1055乃电气性连接于该些地址转换缓存器1051与目前地址空间缓存器1053。逻辑处理电路1055能够接收外部地址总线201的信号、外部数据总线202的信号、以及外部控制信号(例如外部读取信号203a、外部写入信号203b、外部写入信号203b、外部芯片选择(CS)信号203c等)。逻辑处理电路1055是控制电路单元105的处理核心，逻辑处理电路1055的主要功能是依据外部地址总线201的信号、外部数据总线202的信号以及外部控制信号，来实施进行上述如何对数据进行写入或如何对数据进行读取的运作，以对外部地址总线201的信号、外部数据总线202的信号以及外部控制信号做出响应。控制电路单元105的逻辑处理电路1055可通过高地址总线106a，而获得A20 A25地址线的地址数据。
半导体内存单元数组101、压缩电路单元102、解压缩电路单元103、半导体内存缓冲单元104、以及控制电路单元105的逻辑处理电路1055，乃藉由内部地址总线106、内部数据总线107、以及内部控制总线109而电气性连接一起。内部地址总线106例如实行25条地址线，内部数据总线107例如实行16条数据线。再者，当逻辑处理电路1055目前无法处理外部总线的信号时，例如处于忙碌状态中，逻辑处理电路1055可对外输出一个忙碌信号1058。再者，本发明半导体内存装置10为了妨止半导体内存单元数组101的内存破碎(Memory fragmentation)问题，当逻辑处理电路1055接收到内存破碎整理信号1059后，贝丨J会依据该些地址转换缓存器1051的该些地址转换数据110，搬移半导体内存单元数组101所储存的数据，并且将对应的该些地址转换缓存器1051的该些地址转换数据做出更新，如此以避免内存破碎问题。假定当所采用的压缩电路单元102若其压缩前数据量大小与压缩后数据量大小，其压缩平均比例若为2 1，则半导体内存单元数组101可提升一倍的数据储存量。承续上述范例，依据本发明精神结构所实施的半导体内存装置10，32G的半导体内存装置10可被使用成64G的总内存容量。本发明具压缩与解压缩功能的半导体内存装置10能够使用小容量的实体半导体内存，可被使用成更大容量的半导体内存，且半导体内存装置10的存取方式亦与习知半导体内存并无不同，在一些应用上，能够取代目前习知半导体内存，此即为本发明功效显著增进之处。 以上的实施说明、附图及表式所示，本发明较佳实施例的一者，并非以此局限本发明，因此，举凡与本发明的构造、装置、特征等近似、雷同者，均应属本发明的创设目的及保护范围之内。
权利要求
1.一种具压缩与解压缩功能的半导体内存装置，其特征在于，包括 一半导体内存单元数组，用于储存经ー压缩电路単元将储存于ー压缩半导体内存缓冲単元的所有数据压缩后的一第一压缩数据； 该压缩电路单元，电气性连接该半导体内存单元数组、该半导体内存缓冲単元、以及ー控制电路单元，以及用于压缩一指定空间的多个数据； 一解压缩电路单元，电气性连接该半导体内存单元数组、该半导体内存缓冲単元、以及该控制电路单元，以及用于将储存于该半导体内存单元数组的ー指定空间的第二压缩数据解压缩后，然后将解压缩后的该第二压缩数据写入于该半导体内存缓冲単元； 一半导体内存缓冲単元，电气性连接该半导体内存单元数组、该压缩电路単元、该解压缩电路単元、以及该控制电路单元，以及用于供该控制电路单元读取及写入，以及用于至少供该压缩电路单元读取，以及用于至少供该解压缩电路単元写入； ー控制电路单元，电气性连接一外部地址总线、一外部数据总线、一外部控制总线，以及用于对该外部地址总线的信号进行译码，以及依据该外部地址总线信号所指定的地址，将该外部数据总线的信号其代表的数据，令该压缩电路单元将其压缩后写入至该半导体内存单元数组经转换后的对应地址中，以及依据该外部地址总线信号所指定的地址并经转换成该半导体内存单元数组的对应地址，令该解压缩电路单元将该半导体内存单元数组该对应地址内数据解压縮，并将该解压缩后数据输出至该外部数据总线。
2.如权利要求I所述的具压缩与解压缩功能的半导体内存装置，其特征在于，该控制电路单元，包括 多个地址转换缓存器，用于储存该外部地址总线的地址空间与该半导体内存单元数组的地址空间之间的地址转换数据； 一目前地址空间缓存器，用于储存该半导体内存缓冲単元目前所对应于该外部地址总线的地址空间的其中一部份地址空间的地址转换数据； ー逻辑处理电路，电气性连接于该些地址转换缓存器与该目前地址空间缓存器，以及依据该外部地址总线信号所指定的地址，用于判断该指定地址是否属于该目前地址空间缓存器的地址转换数据其地址空间以内，以及用于依据该外部地址总线信号所指定的地址，判断该指定地址是否属于哪一个地址转换缓存器的地址转换数据其地址空间以内，以及用于将该指定地址转换成对应于该半导体内存单元数组的地址空间的地址，以及依据该外部地址总线信号所指定的地址，将该外部数据总线信号其代表的该数据，令该压缩电路单元将其压缩后写入至该半导体内存单元数组经转换后对应的地址中，以及依据该外部地址总线信号所指定的地址并经转换成该半导体内存单元数组的对应地址，令该解压缩电路単元将该半导体内存单元数组该对应地址内数据解压縮，并将该解压缩后数据输出至该外部数据总线。
3.如权利要求2所述的具压缩与解压缩功能的半导体内存装置，其特征在干，该逻辑处理电路，进一歩包括用于依据该外部地址总线信号所指定的地址，判断该指定地址是否属于哪一个地址转换缓存器的地址转换数据其地址空间以内，若为判断为伪时，则新增ー新的地址转换数据于其中ー个的该些地址转换缓存器。
4.如权利要求2所述的具压缩与解压缩功能的半导体内存装置，其特征在干，该逻辑处理电路，进一歩包括用于依据该外部地址总线信号所指定的地址，判断该指定地址是否属于该目前地址空间缓存器的地址转换数据其地址空间以内，若为判断为伪时，则令该压缩电路单元将该半导体内存缓冲単元的所有数据压缩，并将压缩后该些数据写入至该半导体内存单元数组的该些对应地址中，以及更新对应的地址转换缓存器的该地址转换数据，以及令该解压缩电路単元将至少包含对应于该指定地址的该半导体内存单元数组的预定地址范围内的数据解压缩，并将解缩后该些数据写入于该半导体内存缓冲単元，以及将该指定地址的该解压缩后数据输出至该外部数据总线。
5.如权利要求I所述的具压缩与解压缩功能的半导体内存装置，其特征在干，该半导体内存单兀数组，为ー静态随机内存、一动态随机内存、一闪存的其中一种所构成，以及该外部地址总线的地址空间大于该半导体内存单元数组的总内存容量。
6.如权利要求I所述的具压缩与解压缩功能的半导体内存装置，其特征在干，该半导体内存缓冲单兀，为ー静态随机内存、一动态随机内存、一闪存的其中一种所构成，以及该半导体内存缓冲単元的总内存容量小于该半导体内存单元数组的总内存容量。
7.如权利要求I所述的具压缩与解压缩功能的半导体内存装置，其特征在干，该逻辑处理电路，进一歩包括用于将该半导体内存单元数组的所有数据进行整理，以避免内存破碎。
8.如权利要求I所述的具压缩与解压缩功能的半导体内存装置，其特征在干，进ー步包括一内部地址总线、一内部数据总线、以及一内部控制总线，用于连接该控制电路单元、该半导体内存单元数组、该压缩电路単元、以及该解压缩电路单元。
全文摘要
本发明揭露一种具压缩与解压缩功能的半导体内存装置，由于具有内建压缩功能，当来自于外部的数字数据要写入至半导体内存装置时，半导体内存装置可将该些外部数字数据予以压缩后，然后才写入至半导体内存单元数组，因此，能够提升数据的储存量。同时，由于半导体内存装置具有内建解压缩功能，当电子装置要读取半导体内存装置的数据时，半导体内存装置可先将数据解压缩后，然后再输出给电子装置。
文档编号G06F12/10GK102637150SQ20111036961
公开日2012年8月15日 申请日期2011年11月15日 优先权日2011年2月14日
发明者吴保泽, 张胜窗 申请人:吴保泽, 张凤真, 张胜窗