专利名称：数据流及其与控制流的交互的制作方法
技术领域：
本发明涉及电子数据处理领域。
背景技术：
统ー建模语言(UML)可以用来描述系统。UML的常见用途是提供对将用软件实现的系统的描述。传统上，分析师会研究被提议用软 件实现的系统，并提出该系统的UML描述。继而程序员将从分析师提供的UML描述工作，以生产出实现该系统的软件，同时遵照执行该软件的计算硬件的特定架构的限制。这些限制的一些示例是计算硬件中的存储器的量和计算硬件中处理器的数量和处理速度。UML提供了一系列的方法来描述系统。其中ー个方法是使用活动图。活动图就活动和活动之间的控制流来描述系统。控制流是由ー组原语表示，现在将參照图I到图6描述这些原语。图I示出称为分支节点的活动图原语。在这里，分支节点10描述活动12、14和16之间的关系。分支节点10指示当活动12完成时活动14和16同时开始。图2示出称为接合节点的活动图原语。在这里，接合节点18描述活动20、22和24之间的关系。接合节点18指示当完成活动20和22 二者时活动24开始。因此,接合节点原语具有同步效果，因为它允许ー个活动仅在多个其它活动已经完成后开始。图3示出称为决策节点的活动图原语。在这里，决策节点26描述活动28、30和32之间的关系。决策节点26指示当完成活动28时活动30和32中仅仅ー个开始。活动30和32中哪ー个开始，是由与决策节点26关联的逻辑条件決定的。例如，系统的特定參数是否大于或小于预定值。图4示出称为合并节点的活动图原语。在这里，合并节点34描述了活动36、38和40之间的关系。合并节点34指示在活动36和38中任意ー个完成后活动40立即开始。图5示出称为初始节点的活动图原语。初始节点指示系统的启动。在这里,初始节点42指示系统启动于活动44的执行。图6示出称为终止节点的活动图原语。终止节点指示系统的终止。在这里，終止节点46指不系统在活动48执彳了后终止。到目前为止，尚未描述原语所连接的活动的本质。这些活动的本质几乎是无限多样化的。通常，活动是复杂的，因为可以能够用自己的活动图描述。多处理器系统可以适合进行无线通信，并且在此上下文中活动的示例如下·执行用于将数据从ー个地方移动到另外ー个地方的直接存储器存取(DMA)过程。·对数字时域信号执行快速傅立叶变换(FFT)。 执行两个数字时域信号的互相关(cross correlation)。·计算针对数据序列的循环冗余校验和(CRC)。
发明内容
本发明由附加的权利要求所限定，而这些权利要求在此处被引用。
现在參照附图，将仅以示例方式描述本发明各实施方式，其中图I是说明分支节点的使用的UML活动图；图2是说明接合节点的使用的UML活动图；图3是说明决策节点的使用的UML活动图；图4是说明合并节点的使用的UML活动图；
图5是说明初始节点的使用的UML活动图；图6是说明终止节点的使用的UML活动图；图7和图8是多处理器计算机的原理图；图9是用于多处理器计算机的UML活动图；图10例示如何由图8的多处理器计算机执行块分配；图11示意地例示图9的多处理器计算机中对存储器块预留的释放；以及图12示意地例示由存储器块形成的环形缓冲器。
具体实施例方式參阅这些附图，图7示出多处理器计算机50。只示出了那些有助于解释本发明的元件，计算机架构设计领域的技术人员会意识到实际上计算机50将包括比图7所示更多的组件和组件间连接。如所示，计算机50包括中央处理单元(CPU) 52、多个矢量信号处理器(VSP) 54、多个直接存储器存取(DMA)控制器56、中断控制器58、定时器60、存储器62和定序器64。这些元件全都连接到总线66，使得它们可以互相通信。此外，中断控制器58还通过连接器68连接到CPU 52，中断控制器58可以通过该连接器发送中断到CPU。计算机50的架构是可扩展的，例如其中DMA控制器56的数量、矢量信号处理器54的数量和存储器62的大小全都可以改变，且可以增加附加的定时器。本领域的技术人员可以理解的是，在可选择实施方式中，计算机50可以包括多个CPU 52、多个中断控制器58、多个定时器60和多个存储器62。这种实施方式如图8所示，其中每ー个附加的CPU 52、中断控制器58、定时器60和存储器62示出为彼此叠置。当设置了多个处理器52、中断控制器58、定时器60和存储器62吋，该总线可以是多层总线，从而多个组件可以互相通信。在可选择实施方式中，可以省略定序器64，定序器的任务由其它组件(例如CPU 52中的ー个)执行。在下文所描述的本发明的实施方式中，计算机50有单个CPU 52、单个中断控制器58、单个定时器60和单个存储器62，如图7所示。CPU 52运行计算机的操作系统。例如，CPU 52是ARM RISC处理器。VSP 54是多核的DSP，其核被设计用于用具有单指令多数据(SIMD)格式的超长指令字(VLIW)操作。存储器62存储计算机要处理的指令和数据。DMA控制器56允许由例如VSP 54从存储器62读取和向存储器62写入指令和数据，而不为CPU 52增加实施传输处理的负担。中断控制器58负责当需要处理诸如用户输入这样的外部事件时通过线路68中断CPU 52。定时器60周期性地发出信号，并且计算机50的其它元件使用来自该定时器的信号作为时间基准，来实现操作的同步性。中央处理单元(CPU) 52、矢量信号处理器54和DMA控制器56全都能彼此并行地进行处理，并且此后应被称为计算机50的处理元件。这种并行性由VSP 54的多核性质延伸到相对高程度，并且被核心的VLIW和SMD能力更进一歩扩展。这种相对高的并行度意味着计算机50的架构使自身适合进行密集的数字信号处理活动，例如用软件执行计算密集的无线通讯调制解调器、例如3GPP-LTE (第三代合作伙伴项目-长期演迸)和CDMA EV-DO(码分多址；演化-数据优化)标准的那些。计算机50还使自身适合用于数字视频广播(DVB)无线网络系统、音频/视频处理(包括编码、解码和译码)以及多模式操作。为了延伸并行度，计算机50还可以包括连接到总线66的附加处理元件，这些附加处理元件通常被设计用于实现特定的信号处理活动，诸如维特比加速器、Turbo解码器和对基带接ロ的RF。
·
定序器64被设置为控制和协调计算机50中的处理元件的操作，从而期望处理任务可以被执行，或者换句话说，从而期望的UML活动图得以实施(enacted)。图9示出UML活动图的示例。图9示出UML活动图70，开始于初始节点72，结束于终止节点74。初始节点72与控制信号76在接合节点78处接合。接合节点78的控制输出80形成分支节点82的控制输入，分支节点82具有第一控制输出84和第二控制输出86。第一控制输出84形成对决策节点86的控制输入,其决定是执行活动_α 85还是执行活动_β 87。活动_α 85和活动_β 87的控制输出88、90形成对合并节点92的控制输入，当合并节点92接收到控制输出88或90时产生控制输出94。分支节点82的第二控制输出86形成活动_ Y 95的控制输入。活动_ Y 95的控制输出96与控制输出94在接合节点处98接合，接合节点处98的控制输出传递到终止节点74。代表数据处理系统的UML活动图中的活动通常会获取数据，对其进行操作，发布修改的数据作为結果。如图9所示，活动85、87和95中的每ー个具有数据输入和数据输出。活动_α 85的数据输入标记为100,该活动的数据输出标记为104。类似地,活动_β 87的数据输入标记为102，该活动的数据输出标记为106。最后，活动_ Y 95恰好有两个数据输入108和109及ー个数据输出110。活动85、87和95的数据输入被缓冲器馈入，而这些活动的数据输出馈入到缓冲器中。更具体地说，活动85从缓冲器_Α 113读取数据到数据输入100，从数据输出104写入数据到缓冲器_Β 115。同样，活动_β87从缓冲器_Α 113读取数据到数据输入102，从数据输出106写入数据到缓冲器_Β 115。最后，活动_γ95从缓冲器_C 117读取数据到数据输入108和109，从数据输出110写入数据到缓冲器_D 119。缓冲器113、115、117和119是由存储器62的被分配用作缓冲器的部分提供。作为缓冲器的存储器块的分配是在计算机50的处理元件实时地执行活动之前在活动序列“走查”(walk-through)中完成。走查使处理元件能够确定完成各项活动需要的存储器缓冲器的数量和大小。这个分配过程在下文称为“存储器分配”。如果存储器分配不进行，则有可能当活动在运行时期间执行时活动可以尝试将数据输出写入到ー个已满的存储缓冲器。这可能会导致作为活动输入而需要的数据被覆写，或无法写输出，而这可能会导致处理元件减缓其处理数据，甚至完全停止处理数据，直到存储器缓冲器有能カ接收数据，或分配了另选的缓冲器为止。走査和存储器分配是在编译(设计)阶段完成——在该阶段期间，活动序列最初被一起放入计算机50。走査和存储器分配涉及模拟执行活动的处理元件并且基于将被执行的活动确定可能需要的每个缓冲器的最大大小或容量。例如，如果活动中的ー个是QPP交织器，模拟可能将可被交织器操控的不同数据块大小对要求的存储器的大小的影响考虑在内。在模拟期间，执行活动序列所要求的缓冲器的平均大小也可以被计算。从缓冲器的读取和对缓冲器写入在图9中以虚线所示。存储器62被划分为块的集合，其目的是将存储器资源分配给计算机50的处理元件需要执行的任务。因此，存储器62的一些块被分配以用作缓冲器113、115、117和119。依赖于缓冲器113、115、117和119的大小，存储器62的超过ー个块可以用来提供缓冲器113、115、117和119中的每ー个。分配若干存储器区块作为缓冲器是相对简单的处理要作为正被考虑的缓存区的存储器62的块或块组的起始地址被指定到相关活动。作为更具体的示例，计算机50将可从中读取针对活动_α 85的输入数据的存储器62的块或块组的 起始地址指定到活动_ α 85，而且计算机50还将应被写入该项活动的输出数据的存储器62的存储器块或块组的起始地址指定到活动_ α 85。该UML图70可以被视为一系列的活动，或“活动序列”。从存储器62分配块以用作缓冲器113、115、117和119必须在UML图70的活动序列被计算机50的处理元件开始前进行；否则，该活动序列将不能执行。同样可以理解，计算机50通常会被期待执行不止ー个如图9所示的这种活动序列，而是这类活动序列的整个系列。现在考虑以下情况，其中存储器分配已在编译阶段完成，并且一系列的活动序列必须在运行时期间执行。需要指派存储器块来提供该系列内的所有活动序列中所有活动的缓冲器。由于走查在编译阶段执行，计算机50已被分配为足够数量的存储器块作为缓冲器，以便缓冲器可应付贯穿活动的最大可能数据流。然而，当处理元件在运行时期间执行活动时，它们需要知道应该从哪个存储器块或块组读取针对特定活动的输入数据，以及输出数据应写入哪个存储器块或块组。换句话说，处理元件需要知道哪些存储器块正提供它们的缓冲器。因此，处理元件指派特定的存储器块用作活动的缓冲器。指派存储器块的处理在下文称为“块指派”。如果在运行时间当处理单元执行活动时进行块指派，则存在当处理単元指派从中读取和向其写入的存储器块时活动将被中断或减慢的可能。计算机50被配置成不仅利用其处理元件执行该系列活动序列中的活动，而且还利用其处理元件执行向序列系列中的活动的缓冲器指派存储器块。计算机50是被设计成在计算机的处理元件开始执行上述序列之前，通常在计算机50的处理元件正在执行系列中较早的活动序列的活动吋，使用其处理元件完成向活动序列的缓冲器指派存储器块。也就是说，计算机50经常处于以下情形，其中其执行一系列序列中ー个序列的活动，并且并行地指派用于系列中下一个活动序列要求的缓冲器的存储器块。这样可以更清楚地理解计算机50如何将一系列活动序列的执行与用于这些序列的块指派交错起来，图10提供示例，以下讨论该示例。图10示出计算机50执行的活动序列的系列131。系列131中的活动序列标记为132b、134b、136b、138b 和 140b。活动序列 132b、134b、136b、138b 和 140b 中的每ー个均包括被多个原语控制的一个或更多个活动，正如图9的活动序列的情況。计算机50将以132b、134b、136b、138b、140b的顺序依次执行活动序列的系列131，如在图10中以时间轴的出现所指示的那样。活动序列132b、134b、136b、138b和140b中的活动当然要求从存储器块62中指派的块用作缓冲器。对于活动序列132b、134b、136b、138b和140b中的每ー个，指派存储器块用作针对该活动序列的缓冲器在该活 动序列开始前、以及当在前的活动序列(如果有的话)正在被计算机50执行时完成。针对活动序列132b、134b、136b、138b和140b中每ー个的存储器块指派处理实际上在图10中示出，分别标记为132a、134a、136a、138a和140a。可以看到，针对活动序列132b指派存储器块的处理132a于活动序列132b开始之前完成。同样，可以看到的是当活动序列132b正在被计算机50执行吋，在活动序列132b完成前且活动序列134b开始前进行并完成针对活动序列134b指派存储器块的处理134a。当活动序列134b正在被计算机50执行吋，在活动序列134b完成前且活动序列136b开始前进行并完成针对活动序列136b指派存储器块的处理136a。当活动序列136b正在被计算机50执行吋，在活动序列136b完成前且活动序列138b开始前进行并完成针对活动序列138b指派存储器块的处理138a。当活动序列138b正在被计算机50执行吋，在活动序列138b完成前且活动序列140b开始前进行并完成针对活动序列140b指派存储器块的处理140a。块指派过程可能会超出仅仅指定所分配的存储器块中的哪些将用作缓冲器，是由于块指派过程可以指定存储器块如何在缓冲器中动作。例如，考虑以下情况，其中三个存储器块被指派为用作要求两个存储器块深度的环形输出缓冲器的活动的缓冲器；也就是说，缓冲器必须能够存储对该缓冲器进行馈入的活动的两个最新的迭代的输出。这种情形下，除了存储器块外，块指派过程还提供指定在任何给定时间这三个存储器块中的哪个应该用于接收数据输入和哪个应该用于读取数据输出的规则。现在将參照图12提供这样的规则的示例，其示意性地示出形成示例性的环形缓冲器的三个被指派的存储器块132、134和136。在图12中示出循环缓冲器138处于其初始排列，其中数据被写入块132及从块134读取。块指派处理提供的规则是，针对对缓冲器138进行馈入的活动的下一次迭代，使用块136接收数据并且从块132读取数据。然后，在对缓冲器138进行馈入的活动的下一次迭代中，使用块134接收数据并且从块136读取数据。然后，在下一次迭代中，数据被写入块132，从块134读取，即，缓冲器已循环至其初始状态。三个存储器块132、134、136因此可以被认为是越过如图12所示的写入与读取的位置顺时针旋转的轮盘。因此，可以说本示例中的块指派处理向缓冲器138提供“缓冲器旋转”规则或行为。可以理解，在本示例中缓冲器138个有冗余存储器块。这个额外容量通过在编译期间完成的存储器分配处理建立，用于应付缓冲器需要三次迭代深度的最坏的情形。图9实际上划分为两个域，即在时间轴上方显示的块指派域，和在时间轴下方显示的数据处理域。这两个域中显示的过程132a到140b都是由计算机50的处理元件执行的。随着计算机50以这种方式将活动序列执行和其必要的块指派处理交错在一起，执行块指派处理所需要的时间不会妨碍活动序列的执行，从而促进一系列活动序列的有效执行。从不同角度，“交错”可以解释为在运行时期间执行的适时性(just-in-time)块指派。该块指派的“适时性”性质可以导致更高的效率，如同下面将解释的。图11示意性地示出计算机50如何进行ー些包括多个活动序列SI到Sn的高级别任务。活动序列SI到Sn中的每ー个都可以被假定是图8中所说明那种；就是说，包括原语和ー个或更多个活动，每个活动需要ー个或更多个数据输入，并有ー个或更多个数据输出。在ー个所谓的编译期间，确定活动序列应在N组中进行，每个组在各个时间段过程中被计算机50的处理元件并行执行。图11示出编译处理的结果，确定将如图11所示地执行高级别任务。因此，在间隔tl期间，计算机50将并行执行第一组116的活动序列S1、S2、S3。接下来，在间隔t2中，计算机50将并行执行第二组118的活动序列S4、S5、S6。这样执行计划以同样的方式继续，直到第N个也是最終间隔为止，其中计算机将并行执行第N组120 活动序列Sn-2、Sn-U Sn。当然,组116,118和120示出为具有三个活动序列，或者实际上它们有基本上上共同数量的活动序列，这仅仅是为了便于说明。图11还示出在编译期间被分配(或保留)的存储器块的集合，这些存储器块用于为在不同的时间间隔tl到tN中执行的活动序列组提供输入和输出缓冲器。对于间隔tl，来自存储器62的块集合122被分配用于为组116提供输入缓冲器，来自存储器62的块集合124被分配用于为组116提供输出缓冲器。对于间隔t2，集合124为组118提供输入缓冲器，来自存储器62的块集合126被分配用于为组118提供输出缓冲器。该模式继续直到对于间隔tN来自存储器62的块集合128和130被分配用于分别为第N组120提供输入和输出缓冲器为止。集合122、124、126、128、130中的姆ー个都被表不为矩形的堆,姆ー个矩形表示已分配给被考虑的集合的存储器块中的ー个。因此，在本示例中，编译处理分配8个存储器块给集合122，8个存储器块给集合124，7个存储器块给集合126，8个存储器块给集合128，以及5个存储器块给集合130。链线箭头g在指示从集合122、124、126、128、130读取数据和向集合122、124、126、128、130写入数据。考虑以下情况，其中分配到集合122、124、126、128、130的存储器块中的ー些但不是所有用于在运行时期间提供必要的数据输入和输出缓冲器。这种“使用不足(underuse)”可能发生，因为在编译时对存储器块到集合122、124、126、128、130的分配通常是谨慎的估计，这导致过度而不是欠缺估计要求的存储器块的数量。存储器块分配是基于最坏情形进行的，以便活动或活动序列可能要求的最大数量的块得以分配。图11还例示这种“使用不足”的情形的示例，在每ー个集合122、124、126、128、130中加阴影的存储器块代表在运行时被实际使用的存储器块。由此可以看出，在这ー序列SI到Sn代表的高级别任务的特定执行过程中，在每个集合122、124、126、128、130中多个块不被使用。回想到，计算机50实际上被设置成恰好在活动序列开始之前指派该序列要求的存储器块(如具体參照图10说明)。因此，计算机50可以在运行时基于在活动序列SI到Sn代表的高级别任务的当前执行中实际产生的数据的量，来识别过多存储器块在编译期间分配给集合122、124、126、128、130中的一个或更多个的情況。计算机50被配置为通过去除对不必要的存储器块的分配来响应这一情況，使不需要的块可以被计算机50用于他处(如増加在编译时被欠估计的缓冲器的大小)或甚至断电以节省能源。在可选实施方式中，存储器62的不同区域位于不同的供电区域。也就是说，存储器块被组合在一起以形成一个或更多个存储器块组。每ー个组块可以从单独的电カ馈送端接收电力，或若干组块可以从单个电カ馈送端接收电力。可以进行存储器块的分组，使得不需要的存储器块中ー些或所有可在由単独的电カ馈送端供电的组内。那样的话，如果该组中所有块都是不需要的，则对该组的电カ馈送可以被关闭，以及可以对那些不需要的存储器块组断电。通过这种方式，可以节约能源，但分配作为缓冲器的存储器块的数量以及计算机在运行时间期间的运行方式不会受到影响。作为更具体的示例,考虑活动序列组118对应于图10的活动序列136b的情况。在这种情况下，在运行时间执行的块分配处理136a将确定为集合124和126分配的存储器块的数量，如果确定不需要那些块中的ー些，则如上所述，不需要的块可以被释放。已描述了本发明的一些实施方式。可以理解的是，在不脱离本发明范围的情况下，可对这些实施方式做出多种改变，本发明范围 由所附的权利要求所定义。
权利要求
1.一种由具有处理装置和数据存储部的计算机处理数据的方法，所述方法包括以下步骤 提供由计算机在运行时期间顺序执行的两个或更多个活动，每个所述活动需要输入数据并产生输出数据；以及 在所述运行时期间针对每个活动确定所述数据存储部中由所述处理装置读取所述输入数据和写入所述输出数据的位置； 其中，针对每一个活动，在该活动开始之前在所述运行时期间确定所述位置。
2.根据权利要求I所述的方法，其中，对于特定活动，在直接在所述特定活动之前的活动正在被执行时确定所述位置。
3.根据上述任意一项权利要求所述的方法，其中，在确定步骤之前，所述方法还包括以下步骤 在编译时期间针对一个或更多个活动估计用于存储写入到所述数据存储部和从所述数据存储部读取的数据所需的所述数据存储部的最大比例部分；以及 保留所述数据存储部的所述比例部分以便所述处理装置在所述运行时期间写入数据和读取数据。
4.根据权利要求3所述的方法，其中，所述确定步骤包括针对每个活动，识别针对活动而保留的所述数据存储部的一部分在所述活动序列的运行时执行期间是不需要的，并且释放对所述部分的保留。
5.根据上述任意一项权利要求所述的方法，其中，所述确定步骤包括确定所述活动或每一个活动使用所述位置的顺序的步骤。
6.根据上述任意一项权利要求所述的方法，其中，所述数据存储部的至少一部分用作针对所述活动中的至少一个的缓冲器。
7.根据权利要求6所述的方法，其中，所述数据存储部的所述至少一部分用作针对所述活动中的至少一个的环形缓冲器。
8.根据上述任意一项权利要求所述的方法，其中，所述活动或每一个活动都能够使用统一建模语言UML图来描述。
9.一种用于确定进行数据处理任务的计算机的数据存储要求的方法，所述计算机具有处理装置和数据存储部，所述方法包括如下步骤 提供由被计算机在运行时期间顺序执行的两个或更多个活动，每个所述活动需要输入数据并产生输出数据； 在编译时期间针对一个或更多个活动估计用于存储写入到所述数据存储部和从所述数据存储部读取数据所需的所述数据存储部的最大比例部分；以及 在所述编译时期间，保留所述数据存储部的所述比例部分以便所述处理装置向所述比例部分写入数据和从所述比例部分读取数据。
10.根据权利要求9述的方法，所述方法还包括以下步骤识别针对活动而保留的所述数据存储部的一部分在所述活动执行期间是不需要的，并且释放对所述部分的保留。
11.根据权利要求4或者10所述的方法，其中，所述数据存储部的不需要的部分被用来增加所述数据存储部中针对不同的活动而保留的部分。
12.根据权利要求4或者10所述的方法，其中，所述数据存储部的不需要的部分被断电。
13.根据上述任意一项权利要求所述的方法，其中，所述活动或每一个活动包括多个活动的序列。
14.一种用于处理数据的设备，所述设备包括 处理装置，所述处理装置用于执行要在运行时期间顺序执行的两个或更多个活动，每个所述活动需要输入数据并产生输出数据；以及 数据存储部，所述处理装置要从所述数据存储部读取所述输入数据和和向所述数据存储部写入所述输出数据； 其中，所述处理装置还被配置以针对所述活动中的每一个，确定在所述运行时期间并且在相应活动开始之前，在所述数据存储部中要由所述处理装置读取所述输入数据和写入所述输出数据的位置。
15.根据权利要求14所述的设备，其中，所述处理装置被配置以针对特定活动，在直接在所述特定活动之前的活动正在被执行时确定所述位置。
16.根据权利要求14或者15所述的设备，其中，所述处理装置还被配置以 在编译时期间针对一个或更多个活动估计用于存储写入到所述数据存储部和从所述数据存储部读取的数据所需的所述数据存储部的最大比例部分；以及 在所述编译时期间，保留所述数据存储部的所述比例部分以便在所述运行时期间所述处理装置向所述比例部分写入数据和从所述比例部分读取数据。
17.根据权利要求14或15所述的设备，所述设备还包括 用于在编译时期间针对一个或更多个活动估计用于存储写入到所述数据存储部和从所述数据存储部读取的数据所需的所述数据存储部的最大比例部分的装置；以及 用于保留所述数据存储部的所述比例部分以便所述处理装置在所述运行时期间写入数据和读取数据的装置。
18.根据权利要求16或者17所述的设备，其中，所述处理装置被配置以识别针对活动而保留的所述数据存储部的一部分在所述活动序列的运行时执行期间是不需要的，并且释放对所述部分的保留。
19.根据权利要求14至18中任意一项所述的设备，其中，所述处理装置还被配置以确定所述活动或者每一个活动使用所述位置的顺序。
20.一种用于确定计算机的数据存储要求的设备，其中，所述计算机具有处理装置和数据存储部，所述计算机被要求在运行时顺序地执行两个或者更多个程序，每个活动需要输入数据并且产生输出数据，所述设备包括 用于在编译时针对一个或更多个活动估计用于存储写入到所述数据存储部和从所述数据存储部读取的数据所需的所述数据存储部的最大比例部分的装置；以及 用于在所述编译时期间，保留所述数据存储部的所述比例部分以便所述处理装置向所述比例部分写入数据和从所述比例部分读取数据的装置。
21.根据权利要求20述的设备，所述设备还包括用于识别针对活动而保留的所述数据存储部的一部分在所述活动执行期间是不需要的，并且释放对所述部分的保留的装置。
22.根据权利要求18或者21所述的设备，其中，所述数据存储部的不需要的部分被用来增加所述数据存储部中针对不同的活动而保留的部分。
23.根据权利要求18或者21所述的设备，其中，所述数据存储部的不需要部分被断电。
24.根据权利要求14至23中任意一项所述的设备，其中，所述活动或每一个活动包括多个活动的序列。
25.一种使数据处理硬件执行根据权利要求I到13中任意一项所述的方法的程序。
26.一种由计算机处理数据的方法，所述方法与以上参照附图描述的方法大致相同。
27.一种确定数据存储要求的方法，所述方法与以上参照附图描述的方法大致相同。
28.一种与以上参照附图或者如附图所示描述的大致相同的用于处理数据的设备。
全文摘要
计算机来处理数据的方法和设备，以及确定计算机的执行数据处理任务的数据存储要求的方法。
文档编号G06F13/28GK102855206SQ20121015719
公开日2013年1月2日 申请日期2012年4月1日 优先权日2011年4月1日
发明者E·乌伊贡 申请人:科革诺沃有限公司