专利名称：一种面向图像处理的基于同构双核结构的SoC的制作方法
技术领域：
本实用新型涉及超大规模集成电路设计领域，具体来说是一种应用于图像处理的同构双核结构的SoC (System on Chip,片上系统)。
背景技术：
DSP能实时处理数字信号，强大的数据处理能力远远超过通用处理器，因而在数字图像处理中发挥了重要的作用。但目前，随着各种图像处理技术的提高，对图像的分辨率提出了更高的要求，数据处理的复杂度大大提高，对DSP的性能要求也越来越高。随着最小线宽的极限越来越近，目前单纯依靠提高主频来改善处理器的计算能力变得越来越困难，散热和功耗已成为制约单核发展的关键因素。于是在不断提高主频的同时，出现了双核DSP架构，利用优化的架构来实现更高的计算性能，两个核可以并行处理数据，相当于把原来的处理能力提高了一倍，提高了效率。根据内含处理器核的种类，可以分为同构处理器和异构 处理器。本实用新型中的核是两个结构完全一致的同构核，具有独立的运算处理单元和缓存，之间通过64位AHB程序总线和64位AHB数据总线联系在一起的DSP。
发明内容本实用新型的目的是克服现有单核技术中存在的不足，提供一种应用于图像处理的基于同构双核结构的SoC，兼顾到了程序控制和数据计算，在计算和控制方面得到了加强，特别适合运用到图像处理领域。按照本实用新型提供的技术方案，该面向图像处理的基于同构双核架构的SoC包括作为主处理器的第一 DSP核、作为计算协处理器的第二 DSP核、图像处理接口模块、图像协处理器、程序存储模块、数据存储模块、系统控制模块、加密算法引擎、两个相同的DMA模块、ADC模块、中断控制模块、串行接口模块，以及系统外设模块；所述图像协处理器与图像处理接口模块相连，所述第一 DSP核和第二 DSP核之间通过64位AHB程序总线和64位AHB数据总线相连，所述第一 DSP核和第二 DSP核通过64位AHB程序总线连接程序存储模块，所述第一 DSP核和第二 DSP核通过64位AHB数据总线连接数据存储模块、DMA模块、ADC模块，所述第一 DSP核和第二 DSP核通过32位AHB外设总线连接加密算法引擎、图像协处理器，所述第一 DSP核和第二 DSP核通过32位APB外设总线连接中断控制模块、串行接口模块、系统控制模块、系统外设模块。所述系统控制模块包括为片上模块提供时钟输入的锁相环、电源管理模块、GPIO以及JTAG接口。所述第一 DSP核和第二 DSP核结构相同，都包括有中断控制器。所述第一 DSP核和第二 DSP核包含取指单元、地址运算单元、数据运算单元、乘加单元以及寄存器组；所述地址运算部件包括互相连接的地址ALU和地址产生器；所述数据运算部件包括互相连接的ALU和浮点运算单元FPU ;指令由取指单元经过译码后分别进入地址运算单元、数据运算单元和乘加单元，完成运算后结果输入寄存器。所述16位的图像协处理器包括中断控制器。[0007]所述32位AHB外设总线通过总线桥连接32位APB外设总线，再连接中断控制模块、串行接口模块、系统控制模块、系统外设模块。所述系统外设模块包括4个定时器和8个脉冲宽度调节器PWM。所述串行接口模块包括USB2. 0接口、串行总线接口 IIC、串行数字音频总线接口HS、同步串行接口 SSI、UART接口。本实用新型的优点是它由AMBA总线将两个同构DSP核连接到一起，一个核作为通用处理器运行主程序，另一个核负责执行图像处理运算工作。为了处理好双核间的通信和数据交换，采用了共享总线和存储器形式，并采用了中断方式来通信。并配有图像处理接口进行外部数据采样，图像协处理器进行图像数据预处理。系统总线上接有SRAM器件和ROM器件，并配置了 USB2. 0、QDR、UART、ADC等多种外设。双核同时工作，计算和控制并行进行，提高了处理能力和速度，相对于单核处理器具有更强大的效率和性能。
图I为本实用新型SoC的基本框图。图2为本实用新型SoC的总线原理图。图3为本实用新型中DSP核的基本结构框图。
具体实施方式
本实用新型提供一种应用于图像处理的同构双核结构的SoC。DSP有的偏重于控制，有的偏重于计算，为了充分发挥运算和控制的双重功能，本实用新型克服了现有单核DSP的缺陷，提供了一种同构双核的SoC设计，兼顾到了程序控制和数据计算，在计算和控制方面得到了加强，特别适合运用到图像处理领域。
以下结合附图和实施例对本实用新型作进一步说明。如图I所示，本实用新型包括作为主处理器的第一 DSP核、作为计算协处理器的第二 DSP核、图像处理接口模块、图像协处理器、程序存储模块、数据存储模块、系统控制模块、加密算法引擎、两个相同的DMA模块、ADC模块、中断控制模块、串行接口模块，以及总线系统、系统外设模块。所述图像协处理器与图像处理接口模块相连，所述第一 DSP核和第二DSP核之间通过64位AHB程序总线和64位AHB数据总线相连，所述第一 DSP核和第二 DSP核通过64位AHB程序总线连接程序存储模块，所述第一 DSP核和第二 DSP核通过64位AHB数据总线连接数据存储模块、DMA模块、ADC模块，所述第一 DSP核和第二 DSP核通过32位AHB外设总线连接加密算法引擎、图像协处理器，所述第一 DSP核和第二 DSP核通过32位APB总线连接中断控制模块、串行接口模块、系统控制模块、系统外设模块。DSP核部分采用两个完全相同的32位DSP核，其中包含运算部件以及16KB指令缓存，4KB数据缓存，24KB程序RAM，124KB数据RAM，之间通过64位AMBA (AdvancedMicrocontroller Bus Architecture)AHB (Advanced High-performance Bus,高级高性倉泛总线)程序总线和数据总线相连，共享总线。两个核都具有中断控制器，都可以产生中断并响应中断，互相之间采用中断方式进行通信。第一 DSP核主要做控制用，它把需要处理的数据放到SRAM中，然后对第二 DSP核发中断，告诉它数据已经存入，可以开始计算，第二 DSP核收到中断后提取数据开始计算得出结果，后发送中断回第一DSP核，第一DSP核根据新数据进行新操作，这样就完成了一次完整的通信。图像处理接口模块，用于输入外部的图像数据。图像协处理器， 对图像处理接口模块采样的图像数据接收并进行预处理；具有中断控制器，可以产生中断并响应中断，和DSP核之间用中断方式进行通信。系统控制模块由锁相环PLL(Phase Locked Loop)模块、电源管理模块、GPIO (通用输入/输出)以及JTAG (Joint Test Action Group，联合测试行为组织)接口组成。电源管理部分与各模块相连，为芯片的核及外设分别供电，锁相环外接晶振，为片上模块提供时钟输入，GPIO提供复用的外部引脚，JTAG提供了标准测试接口。JTAG与64位AHB程序总线相连，GPIO和PLL与32位AMBA APB (Advanced Peripheral Bus,高级外设总线)相连，电源管理部分与各模块相连。总线系统由64位AHB数据总线、64位AHB程序总线、32位AHB外设总线、32位APB外设总线组成。总线部分分别与各模块相连。程序存储模块，通过64位AHB程序总线与两个DSP核互相连接，包含片上256KB的SRAM和16KB的B00TR0M以及外部FLASH接口，可外接FLASH扩展存储空间，用于存储图
像算法程序。数据存储模块，通过64位AHB数据总线与两个DSP核互相连接，包含片上256KB的SRAM以及4倍数据倍率QDR (Quad Data Rate)接口，可外接高速SRAM扩展存储空间，用于存储图像计算的数据。数据加密标准DES (Data Encryption Standard)/三重 DES (Triple DES)加密算法模块，与32位AHB外设总线相连，用于数据加/解密，保证片上系统通信数据的安全，符合数据加密FIPS46-2标准，具备标准的AHB总线从机接口，支持DES算法和三重DES算法，可根据应用需求进行选择，可选56bits、112bits或168bits密钥长度，满足不同安全强度需要，DES算法下加解密速率达到1.6Gbits/s，三重DES算法下加、解密速率达到615Mbits/s，可以满足大部分系统分组数据处理需求。两个相同的DMA模块，与64位AHB数据总线相连，用于存储器之间数据的搬移。14 位模拟 / 数字转化器 ADC (Analog to Digital Converter)模块，与 64 位 AHB数据总线相连，为系统提供模拟信号。中断控制模块,与32位AMBA APB (Advanced Peripheral Bus)外设总线相连,用于对各模块的中断进行仲裁处理。串行接口模块，包括USB2. 0，串行总线接口 IIC (Inter-Integrated Circuit),串行数字音频总线接口 IIS(Inter-IC Sound Bus),同步串行接口 SSI (SynchronousSerial Interface),通用异步接收 / 发送装置 UART(Universal Asynchronous Receiver/Transmitter)接口，其中USB2. 0与32位AHB外设总线相连，其余与32位APB外设总线相连，用于和片外进行数据通信。系统外设由4个定时器TMER和8个脉冲宽度调节器PWM组成，都与32位APB外设总线相连。总线系统部分的结构参见图2，两个DSP核间通过64位AHB程序总线和64位AHB数据总线以及32位AHB外设总线相连，在AHB程序总线上共享程序存储器，在AHB数据总线上共享数据存储器、DMA模块、ADC模块。32位AHB外设总线与高速外设相连，并通过总线桥与32位APB外设总线相连。32位APB外设总线与低速外设相连。如图3所示，本实用新型使用的中微I号32位DSP处理器内核，采用双时钟、三发射结构，包含取指单元、地址运算单元、数据运算单元、采用单指令多数据流SIMD (SingleInstruction Multiple Data)的乘加单元MAC以及寄存器组；并分别通过128位总线和核内程序存储器、数据存储器相连。整个核通过AHB总线接口和外部总线相连。所述地址运算部件包括互相连接的地址ALU和地址产生器；所述数据运算部件包括互相连接的ALU(算术逻辑单元)和浮点运算单元FPU ;指令由取指单元经过译码后分别进入地址运算单元、数 据运算单元和乘加单元，完成运算后结果输入寄存器。
权利要求1.一种面向图像处理的基于同构双核架构的SoC,其特征在于,包括作为主处理器的第一 DSP核、作为计算协处理器的第二 DSP核、图像处理接口模块、图像协处理器、程序存储模块、数据存储模块、系统控制模块、加密算法引擎、两个相同的DMA模块、ADC模块、中断控制模块、串行接口模块，以及系统外设模块；所述图像协处理器与图像处理接口模块相连，所述第一 DSP核和第二 DSP核之间通过64位AHB程序总线和64位AHB数据总线相连，所述第一 DSP核和第二 DSP核通过64位AHB程序总线连接程序存储模块，所述第一 DSP核和第二 DSP核通过64位AHB数据总线连接数据存储模块、DMA模块、ADC模块，所述第一 DSP核和第二 DSP核通过32位AHB外设总线连接加密算法引擎、图像协处理器，所述第一 DSP核和第二 DSP核通过32位APB外设总线连接中断控制模块、串行接口模块、系统控制模块、系统外设模块。
2.如权利要求I所述的面向图像处理的基于同构双核架构的SoC，其特征在于，所述第一 DSP核和第二 DSP核结构相同，都包括有中断控制器。·
3.如权利要求2所述的面向图像处理的基于同构双核架构的SoC，其特征在于，所述第一DSP核和第二DSP核包含取指单元、地址运算单元、数据运算单元、乘加单元以及寄存器组；所述地址运算部件包括互相连接的地址ALU和地址产生器；所述数据运算部件包括互相连接的ALU和浮点运算单元FPU;指令由取指单元经过译码后分别进入地址运算单元、数据运算单元和乘加单元，完成运算后结果输入寄存器。
4.如权利要求I所述的面向图像处理的基于同构双核架构的SoC，其特征在于，所述16位的图像协处理器包括中断控制器。
5.如权利要求I所述的面向图像处理的基于同构双核架构的SoC，其特征在于，所述32位AHB外设总线通过总线桥连接32位APB外设总线，再连接中断控制模块、串行接口模块、系统控制模块、系统外设模块。
6.如权利要求5所述的面向图像处理的基于同构双核架构的SoC，其特征在于，所述系统外设模块包括4个定时器和8个脉冲宽度调节器PWM。
7.如权利要求I所述的面向图像处理的基于同构双核架构的SoC，其特征在于，所述串行接口模块包括USB2. O接口、串行总线接口 IIC、串行数字音频总线接口 HS、同步串行接口 SSI、UART 接口。
专利摘要本实用新型提供了一种面向图像处理的基于同构双核结构的SoC(SystemonChip)。它由ARM公司的高级微控制器总线体系AMBA总线将两个同构DSP核连接到一起，一个核作为通用处理器运行主程序，另一个核负责执行图像处理运算工作。为了处理好双核间的通信和数据交换，采用了双口RAM存储形式，并采用了中断方式进行通信。系统总线上接有SRAM器件和ROM器件，并配置了USB2.0、UART、ADC等外设。其优点是双核同时工作，提高了处理能力和计算速度，相对于单核处理器具有更强大的性能，可以进行高清图像处理，另外可以极大地减小系统的功耗，提高系统的可靠性和可重构性。
文档编号G06T1/20GK202534008SQ20122012518
公开日2012年11月14日 申请日期2012年3月28日 优先权日2012年3月28日
发明者于宗光, 李天阳, 王澧, 钱宏文 申请人:中国电子科技集团公司第五十八研究所