2d收集指令和2d高速缓存的制作方法
【专利摘要】处理器可以支持二维（2D）收集指令和2D高速缓存。处理器可以执行2D收集指令以访问来自存储在耦合到处理器的存储器中的二维（2D）图像的一个或多个数据子块。二维（2D）高速缓存可以将数据子块存储在多个高速缓存线中。而且，2D高速缓存可以在保留2D图像的二维结构的同时支持访问多于一个的高速缓存线。
【专利说明】2D收集指令和2D高速缓存
【背景技术】
[0001]随着半导体技术继续扩展，越来越多的功能被集成，特别是集成到处理器中。例如，这样的处理器可以有能力在执行传统任务之外执行图形和媒体应用。媒体处理算法的大多数使用收集(gather)的“ ID或2D区域”变体。当收集加载行或线(I Xm)、列(mX I)或矩阵(mXn)(例如，(2X2)、(4X4)、或(8X2))时，通用vgather将此“块加载”转换成16个偏移，并且丢失了图像(行长度)结构中的信息。
[0002]附图简述
[0003]此处所描述的本发明是作为示例的方式而不是作为限制的方式在附图中示出的。为了图示的简明和清晰起见，图中示出的元素不必按尺寸绘制。例如，为了清晰，一些元素的尺寸可以相对于其它元素放大。而且，在认为合适的地方，引用标签在图中进行重复以指示相对应的或类似的元素。
[0004]图1示出了根据一个实施例的处理器100，其支持2D高速缓存和2D收集指令。
[0005]图2示出了根据一个实施例的2D高速缓存，其可以存储存储在存储器中的图像信
肩、O
[0006]图3示出了根据一个实施例的2D高速缓存，其可以表示为组(set)和路(way)的组合。
[0007]图4示出了根据一个实施例的图像信息(或元素x，y)到2D高速缓存中的(组，路)的映射。
[0008]图5示出了根据一个实施例的数据高速缓存180中的各种字段。
[0009]图6示出了根据一个实施例的用于对高速缓存中的每个元素确定合适数据的标签阵列逻辑。
[0010]图7示出了根据一个实施例的按次序安排数据的数据阵列逻辑，该次序相对应于收集指令中的地址。
[0011]图8是根据一个实施例的计算机系统，其可以支持2D收集指令和2D高速缓存。【具体实施方式】
[0012]以下描述描述了 2D高速缓存和2D收集指令的实施例。在以下描述中，阐述了诸如逻辑实现、资源分区、或共享、或重复的实现、系统组件的类型和相互关系、和逻辑分区或集成选择之类的众多具体细节以便提供对本发明更全面的理解。然而本领域技术人员应理解的是，没有这些具体细节也可以实践本发明。在其它实例中，没有详细地示出控制结构、门级电路和完整软件指令序列以便不妨碍本发明。使用所包括的描述，本领域的普通技术人员将能够实现合适的功能而无需过度的实验。
[0013]说明书中对“一个实施例”、“实施例”、“示例实施例”等等的引用表示所描述的实施例可以包括特定特征、结构或特性，但是，每一个实施例可以不必包括该特定特征、结构或特征。此外，这些短语不必指同一实施例。而且，当结合实施例来描述特定特征、结构或特性时，不管是否被明确描述，结合其他实施例来实现该特征、结构或特性被认为是在本领域技术人员的知识范围内。
[0014]本发明的各实施例可以用硬件、固件、软件或其组合来实现。本发明的各实施例也可以实现为存储在机器可读介质上的指令，该指令可以由一个或多个处理器读取和执行。机器可读介质可以包括用于以可由机器(例如计算机设备)读的形式存储或传输信息的任何机制。
[0015]例如，机器可读介质可以包括只读存储器(ROM);随机存取存储器(RAM);磁盘存储介质；光学存储介质；闪存存储器设备；电子、光学、声学或其它类似信号。而且，此处可以将固件、软件、例程和指令描述为执行某些动作。然而应理解，这样的描述只是为了方便，且这样的动作事实上是从计算设备、处理器、控制器和执行固件、软件、例程和指令的其它设备产生的。
[0016]在一个实施例中，指令集可以包括专用收集(gather)指令，其可以称为2D收集指令。在一个实施例中，2D收集指令可以保留二维图像结构或与2D图像结构相关的图像信息。在一个实施例中，2D高速缓存可以使用专用高速缓存填充策略的图像信息，该策略可以导致与通用收集指令相比更高的收集性能和低等待时间。通用收集可以从存储器地址加载(或块加载)多达2或4个双精度浮点值，且通用vgather将“块加载”转换成16个偏移并丢失了关于图像结构(即行长度)的信息。
[0017]为了克服上述的丢失图像结构的缺点，在一个实施例中，公开了可以保留图像和区域参数的2D指令。在一个实施例中，2D收集指令可以执行双跨步收集，其可以从2D图像加载诸如(1X16、2X8、4X4、8X2、或 16X1)的 2D 区域。
[0018]在一个实施例中，2D高速缓存是基于2D局部性的概念的。在一个实施例中，如果程序从存储在存储器中的图像“A”加载像素(x，y)，那么可以有很高的可能性像素(x，y)周围的像素可以很快被使用。另外，可以有很高的可能性像素(x，y)周围的像素可以被多次使用。在一个实施例中，为了利用2D局部性，可以在高速缓存中维护存储器中的大图像的多个小矩形窗口 “W”。
[0019]在一个实施例中，可以使用2D高速缓存填充策略来用存储在存储器中的图像信息填充高速缓存。在一个实施例中，可以将2D窗口“W”(即图像信息)映射到2D高速缓存，从而避免2D区域加载(例如，(IX 16)、(2X8)、(4X4)、(8X2)、或(16X1))的可能的读冲突。在一个实施例中，可以基于以下方程式(I)和(2)将图像元素(x，y)分别映射到高速缓存的组(set)和路(way):
[0020]组=xmod 组的数量(X mod Num_of_Sets)-方程式(I)
[0021]路=ymod 路的数量(Y mod Num_of_ffays)-方程式(2)
[0022]其中mod表示取模操作符，其确定一个数被另一个数除的余数。
[0023]在一个实施例中，2D高速缓存查找可以包括两个任务:1)标识高速缓存中包括正确数据的位置；和2)按次序安排数据，该次序可以相对应于2D收集指令中的地址的次序。在一个实施例中，高速缓存中的地址(包括正确数据的)可以通过将地址生成单元所生成的地址与相关联于每个组的标签相比较来标识。在一个实施例中，所标识的位置中的数据可以按次序安排以相对应于2D收集指令中的地址的次序。
[0024]在图1中示出了可以支持2D高速缓存和2D收集指令的处理器100的实施例。在一个实施例中，处理器100可以包括诸如核102-1到102-N的多个核、L2高速缓存190和存储器控制中心(MCH)103。在一个实施例中，核102-A可以包括预取指单元110、指令高速缓存120、指令转换后备缓冲区(ITLB) 122、分支预测单元130、解码单元140、保留站150、地址生成单元160、执行单元170、加载和存储单元(LSU) 175、数据高速缓存180、数据转换后备缓冲区(DTLB)182、重排序缓冲区185、顶点处理块191和纹理处理块193。其它核102-2到102-N可以包括与核102-1的类似的块。
[0025]在一个实施例中，预取指单元110可以从存储器101取指，同时较早被取指的其它指令正被执行。这样取指的指令可以存储在指令高速缓存120中。可以使用指令转换后备缓冲区(ITLB)122将虚拟地址转换到物理地址。然后将指令提供给解码单元140，其可以将宏指令解码成多个微操作。然后可以将微操作发送到保留站150，其可以将微操作(uops)分派到执行单元170、顶点处理块191或纹理处理块193中的一个或多个。在一个实施例中，可以基于指令的类型将指令分派到单元170、191或193中的一个。例如，如果处理相关于图形数据，则可以由顶点处理块191和纹理处理块193来执行指令，并且如果是非图形数据时由执行单元170来执行指令。在一个实施例中，可以用乱序方式执行指令，并且重排序缓冲区185可以用保留原始程序次序的次序来存储这样的执行的结果。
[0026]在一个实施例中，可以用来从2D图像加载2D区域到数据高速缓存180的2D收集指令可以如下面的方程(3)给出的。示例2D收集指令可以如下面给出的:
[0027]Zmml=2-D_gather_16(plmage, rowffidth, blockX, blockY, blockff, blockH, strideX, strideY)；
[0028]其中
[0029]plmage-是到图像的指针；
[0030]rowwidth-行中的元素数量；
[0031]blockX-块的左上角的X坐标；
[0032]blockY-块的左上角的Y坐标；
[0033]blockff-块的行中的元素数量；
[0034]strideX——水平跨步(可选，默认=1);以及
[0035]strideY-垂直跨步(可选,默认=1 )。
[0036]结构上，2D收集指令可以与通用vgather指令有一些相似性,该通用vgather指令可以如下面的方程(4)中给出的:
[0037]Zmml=Vgather (pBase, offsetO, offsetl5)...................方程(4)
[0038]其中
[0039]pBase=[plmage+(rowffidth*(blockY-1)+blockX)+sizeofElem]；
[0040]i=0;
[0041]for(y=0;y<blockH;y++)
[0042]for (x=0;x<blockY;x++){
[0043]offset[i]=(x+y*rowffidth)*sizeofElem;
[0044]i++;}
[0045]而且，下面参考图2-7详细地描述了 2D高速缓存结构、2D高速缓存填充策略和2D高速缓存查找。
[0046]图2示出了根据一个实施例的包括存储在存储器中的图像的图像信息的一个或多个小窗口的高速缓存。在一个实施例中，存储在存储器101中的图像201可以划分成诸如窗口 204和208的多个窗口。在一个实施例中，窗口 204和208可以在高速缓存180中分别存储为窗口 254和258。在一个实施例中，如果程序或指令从图像201加载了像素(X，y)，则看上去有很高的可能性像素(x，y)周围的邻近像素可以在像素(x，y)被处理之后迅速地被使用。另外，看上去有很高的可能性邻近像素可以在像素(x，y)的处理之后被使用许多次。在一个实施例中，邻近像素在像素(x，y)的处理之后被迅速地使用且然后在那之后迅速地多次使用该邻近像素的高可能性可以称为“2D局部性”。
[0047]图3示出了 2D高速缓存，其根据一个实施例可以表示为组和路的组合。在一个实施例中，2D高速缓存180可以包括访问逻辑370、控制逻辑380、和以列(组)和行(路)的形式安排的多个存储器块。在一个实施例中，访问逻辑370可以支持下面描述的高速缓存填充和2D高速缓存查找任务。在一个实施例中，控制逻辑380可以初始化访问逻辑370以执行高速缓存填充和2D高速缓存查找，同时2D收集指令可以由执行单元170执行。
[0048]在一个实施例中，2D高速缓存180可以看作多个存储器块的组合，所述存储器块的每一个可以由组和路的标识符的组合唯一地标识。在一个实施例中，2D高速缓存180可以包括N个组(组0到组N)和M个路(路0到路M)。在一个实施例中，2D高速缓存内的每个存储器块由路和组的标识符唯一地标识。
[0049]在一个实施例中，2D高速缓存可以看作可以在存储在存储器101中的图像中的窗口(即一组像素)上滑动的滑动窗口。在一个实施例中，2D高速缓存180可以存储诸如204和208的一个或多个窗口的图像信息。在一个实施例中，在第一时间点期间2D高速缓存180可以将由窗口 204和208覆盖的像素存储在组和路中。在其他实施例中，2D高速缓存180可以存储由窗口 204覆盖的像素并且然后滑动以覆盖窗口 208的像素。
[0050]类似地，2D高速缓存180可以存储由第一组窗口覆盖的像素并且然后滑动以存储由第二组窗口覆盖的像素。在一个实施例中，可以将主存储器101中的窗口 204中的像素映射到2D高速缓存180中的存储器块中，并且每个存储器块可以由组号和路号的唯一组合来标识。例如，存储器块300可以由组号(N=O)和路号(M=O)的组合唯一地标识。类似地，存储器块312可以由组号(N=I)和路号(M=2)的组合唯一地标识。
[0051 ] 在一个实施例中，2D高速缓存180可以采用2D高速缓存填充策略来填充2D高速缓存180内的存储器块。在一个实施例中，2D高速缓存包括N个组和M个路，并且是二维的。在一个实施例中，可以将诸如存储器180中的204和/或208的2D窗口 “W”映射到2D高速缓存180上，从而避免2D区域加载(例如，(1X16)、(2X8)、(4X4)、(8X2)或(16X1))的可能的读冲突。在一个实施例中，可以基于上面的方程(I)和(2)将图像元素(x，y)分别映射到高速缓存的组和路上。例如，映射或高速缓存填充可以实现为组=地址[6...11]和路=行 mod 路的数量(Row mod Num_of_ffays)0
[0052]对于有32个路的2D高速缓存，上面的填充高速缓存的示例可以导致图4中描绘的高速缓存填充。在一个实施例中，可以将窗口 204映射(或高速缓存填充)到2D高速缓存180。例如，可以将图像204中的坐标[(0，0)_ (15，0)]之内的像素映射到2D高速缓存180中的存储器块401-00，并且可以将图像204的坐标[(48，1)_ (63，I)]之内的像素映射到2D高速缓存180中的存储器块401-31。类似地，可以分别将图像204的坐标[(32，2)- (47，2)]、[ (48，3)- (63，3)]、[ (0,5)- (15,5)]和[(16，5)- (31，5)]之内的像素映射到存储器块401-22、401-33、401-05和401-15。在一个实施例中，可以直接地将2D图像加载到2D高速缓存180上。由于可以将2D图像直接地从存储器101映射(或加载)到2D高速缓存180中，因此可以避免对可能要求显式的预加载的中间2D注册文件(RF)或2D高速暂存(scratch pad)的需求。
[0053]在一个实施例中，使用2D收集指令的二维(2D)图像的映射允许最多2次迭代。例如，2D收集指令可以从线(IX 16)、列(16X1)、矩阵(8X2)、(4X4)和(2X8)收集数据，并且所涉及的最大迭代可以分别等于2、1、2、2和2个处理周期。
[0054]图5示出了根据一个实施例的2D高速缓存的各种字段。在一个实施例中，诸如401-00到401-NM的每个存储器块可以包括诸如标签(510-1到510-M)、索引(520-1到520-M)和数据(540-1到540-M)的各种字段。在一个实施例中，可以使用标签510-1到510-M在比较了由地址生成单元160提供的地址和标签510-1到510-M之后对2D高速缓存180中的每个元素确定合适的数据。
[0055]图6示出了装置(arrangement)601,其可以根据一个实施例确定可以用于填充图像信息的一个或多个存储器块。在一个实施例中，装置601可以包括地址生成单元160、包括存储器块620-1到620-P的组和路、和标签阵列逻辑600。在一个实施例中，标签阵列逻辑600可以包括在图3的访问逻辑370中，并且标签阵列逻辑600可以与地址生成单元160一起操作以确定可以用于填充图像信息的一个或多个存储器块。在一个实施例中，标签阵列600可以包括多个同或(X-NOR)门630-1到630-P，并且可以提供同或门630-1到630-P的输出作为对P-输入的与(AND)门640的输入。
[0056]在一个实施例中，地址生成单元160可以生成地址Al，并且可以将地址Al的位(al，a2，a3，...，ak)的其中至少一些提供为对逻辑同或门630-1到630-P的第一输入。在一个实施例中，可以将标签中的位提供为对同或逻辑门630-1到630-P的第二输入。在一个实施例中，如果存在标签中的位和地址中的位的位置方向的(position-wise)匹配(即，如果提供给同或(ex-Nor)的位的值是相同的)，则由同或门630-1到630-P的每一个所生成的输出都可以是逻辑I。在一个实施例中，如果所有同或门630-1到630-P的输出都等于1，则由与门640生成的输出也可以等于逻辑I。在一个实施例中，标签阵列600可以由此确定包括等于由地址生成单元610所生成的地址的标签的存储器块。
[0057]图7示出了装置700，其可以根据一个实施例用来将存储在存储器块中的数据安排成按照一次序来布置，该次序相对应于通过执行2D收集指令而访问地址的次序。在一个实施例中，装置700可以包括地址生成单元160、包括存储器块620-1到620-P的组和路、和包括读/写逻辑720和混洗单元750的访问逻辑370。在一个实施例中，可以基于可以称为“采用每路标签比较的直接映射(direct map with tag comparison per way) ”的技术来执行2D高速缓存查找。在一个实施例中，这样的技术可以包括:标识可以由2D高速缓存180的组和路唯一标识的存储器块、寻取(retrieve)标签字段的内容、和确定存储在由组和路的唯一组合标识的存储器块中的数据是否被驱逐(evicted)或取代了。在一个实施例中，诸如 300 或 312 或 401-00、401-05、401-15、401-22、401-31 或 401-33 的存储器块可以如上参考图6所描述地进行标识。
[0058]在标识了诸如401-00、401-05、401-15、401-22、401-31 或 401-33 的存储器块之后，可以将存储器块中的内容或图像信息提供给读/写逻辑720和混洗单元750。在一个实施例中，读/写逻辑720可以访问存储器块401-00、401-05、401-15、401-22、401-31或401-33的标签部分并确定标签是否仍然相关(即，没有被驱逐或取代)。在一个实施例中，混洗单元750可以用2D收集指令所提供的地址的次序来重布置未驱逐的存储器块中的数据。
[0059]在一个实施例中，访问逻辑370可以访问多于一个的高速缓存线，这可以包括未驱逐的数据。在一个实施例中，2D高速缓存180可以支持每单个处理周期访问多达16个单独的高速缓存线，这不同于可以允许每个处理周期访问一个高速缓存线的现有技术的高速缓存。在一个实施例中，存储在这些高速缓存线之内的相关的存储器块中的数据可以由访问逻辑370提取并由混洗单元750布置以生成2D收集数据。结果是，2D高速缓存180可以每个端口访问多于一个的路，例如，如果多个元素可以存储在同一物理存储体(bank)但在不同的组中的时候。在一个实施例中，以上所描述的高速缓存填充技术和2D收集技术可以最小化2D区域加载期间的排冲突。
[0060]2D收集指令和2D高速缓存的操作是参考例如2D数据高速缓存180来描述的。然而，以上所描述的技术也可以在诸如L2高速缓存190或任何其它高速缓存或任何其它存储器的其它高速缓存中执行。
[0061]图8是根据一个实施例的计算机系统，其可以支持2D收集指令和2D高速缓存。在一个实施例中，计算机系统800可以包括处理器802 (其可以包括单指令多数据(SMD)、精简指令集(RISC))、和其它类似的通用中央处理单元803和图形处理单元(GPU) 805和高速缓存806。在一个实施例中，处理器802可以存储指令序列，以提供和处理数据位来执行机器可读存储介质825中的多位错误校正。然而，指令序列也可以存储在存储器820或任何其它适合的存储介质中。处理器802被示为包括CPU802和GPU805，然而其它实施例也是可能的。一个这样的实施例可以包括包括多个核的处理器802，其中每个核都可以有能力执行CPU和GPU 二者的功能。在其它实施例中，CPU802和GPU805可以制成在单个管芯上。在又一个实施例中，CPU802和GPU805可以制成在不同的管芯上。这样的其它实施例也可以支持2D收集指令和2D高速缓存。
[0062]操作计算机系统800的处理器802可以是耦合到逻辑830的一个或多个处理器核。在一个实施例中，处理器810可以包括中央处理单元803和存储器子系统MSS804。在一个实施例中，CPU802或GPU803可以执行以上所描述的2D收集指令，并且高速缓存806可以支持以上所描述的2D高速缓存结构、2D高速缓存填充、和2D收集技术。
[0063]例如，在一个实施例中，逻辑830可以是芯片组逻辑。逻辑830耦合到存储器820，其可以是任何种类的存储，包括光学、磁或半导体存储。I/O设备860可以允许计算机系统800与诸如网络设备的设备或计算机系统800的用户接口。
[0064]已经参考示例实施例描述了本发明的某些特征。然而，此描述不旨在以限制性的意义来解释。对于本发明目标所涉及的领域的技术人员显而易见的示例实施例的各种修改和本发明的其它实施例被认为落入本发明的精神和范围内。
【权利要求】
1.一种处理器，所述处理器包括: 预取指单元，用于取指一个或多个指令， 解码单元，用于将所述一个或多个指令解码，其中所述一个或多个指令包括二维(2D)收集指令， 执行单元，用于执行所述2D收集指令以访问来自存储在耦合到所述处理器的存储器中的二维(2D)图像的一个或多个数据子块， 二维(2D)高速缓存，用于将所述一个或多个数据子块存储在多个高速缓存线中，并在保留所述2D图像的二维结构的同时支持在单个处理周期中访问至少多于一个的高速缓存线。
2.如权利要求1所述的处理器，其特征在于，所述执行单元响应于执行所述2D收集指令而引起将所述一个或多个子块加载到所述2D高速缓存中。
3.如权利要求2所述的处理器，其特征在于，所述2D收集指令规定到所述2D图像的指针、标识所述一个或多个子块的多个坐标、和所述一个或多个子块中的多个元素。
4.如权利要求1所述的处理器，其特征在于，所述2D收集指令将引起在一个处理周期中访问十六个高速缓存线。
5.如权利要 求1所述的处理器，其特征在于，所述2D高速缓存支持对所述一个或多个子块的映射以避免加载所述一个或多个子块之后的读冲突。
6.如权利要求5所述的处理器，所述2D高速缓存还包括将所述一个或多个子块映射到多个组和多个路的访问逻辑。
7.如权利要求6所述的处理器，其特征在于，所述访问逻辑确定所述多个组中的一个组，所述一个或多个子块的图像像素的第一坐标映射到该组上，其中所述访问逻辑使用在所述2D图像的所述第一坐标和所述2D高速缓存中可用的组的总数量上执行的取模操作的结果。
8.如权利要求6所述的处理器，其特征在于，所述访问逻辑确定所述多个路中的一个路，所述一个或多个子块内的所述图像像素的第二坐标映射到该路上，其中所述访问逻辑使用在所述2D图像的所述第二坐标和所述2D高速缓存中可用的路的总数量上执行的取模操作的结果。
9.如权利要求8所述的处理器，其特征在于，所述访问逻辑执行2D高速缓存查找，其中所述高速缓存查找包括所述访问逻辑以， 使用所述2D高速缓存的所述组和所述路来标识所述2D高速缓存内的存储器块， 寻取所述存储器块内的标签字段的内容，以及 确定存储在所述存储器块中的数据是否被驱逐了。
10.如权利要求9所述的处理器，所述访问逻辑还包括读/写逻辑，其中所述读/写逻辑访问来自所述存储器块的所述标签字段并确定所述标签字段的内容是否是未驱逐的。
11.如权利要求10所述的处理器，所述访问逻辑还包括以所述2D收集指令所提供的所述地址的次序重布置所述存储器块中的所述数据的混洗逻辑，其中与未驱逐的标签字段相关联的存储器块被选中。
12.一种处理器中的方法，所述方法包括: 预取指一个和多个指令，将所述一个或多个指令解码，其中所述一个或多个指令包括二维(2D)收集指令， 执行所述2D收集指令以访问来自存储在耦合到所述处理器的存储器中的二维(2D)图像的一个或多个数据子块， 将所述一个或多个数据子块存储在2D高速缓存的多个高速缓存线中，以及在保留所述2D图像的二维结构的同时支持在单个处理周期中访问至少多于一个的高速缓存线。
13.如权利要求12所述的方法，包括响应于执行所述2D收集指令而将所述一个或多个子块加载到所述2D高速缓存中。
14.如权利要求13所述的处理器，其特征在于，包括: 响应于所述2D收集指令的执行，指定到所述2D图像的指针，以及 使用多个坐标来标识所述一个或多个子块和所述一个或多个子块中的多个元素。
15.如权利要求12所述的方法，包括响应于执行所述2D收集指令在一个处理周期中访问十六个高速缓存线。
16.如权利要求12所述的方法，包括在所述2D高速缓存中映射所述一个或多个子块以避免加载所述一个或多个子块后的读冲突。
17.如权利要求16所述的 方法，包括将所述一个或多个子块映射到所述2D高速缓存的多个组和多个路上。
18.如权利要求17所述的方法，包括确定所述多个组中的一个组，所述一个或多个子块的图像像素的第一坐标映射到该组上，其中使用在所述2D图像的所述第一坐标和所述2D高速缓存中可用的组的总数量上执行的取模操作的结果来确定所述组。
19.如权利要求17所述的方法，包括确定所述多个路中的一个路，所述一个或多个子块内的所述图像像素的第二坐标映射到该路上，其中使用在所述2D图像的所述第二坐标和所述2D高速缓存中可用的路的总数量上执行的取模操作的结果来确定所述路。
20.如权利要求19所述的方法，包括执行2D高速缓存查找，其中所述高速缓存查找包括， 使用所述2D高速缓存的所述组和所述路来标识所述2D高速缓存内的存储器块， 寻取所述存储器块内的标签字段的内容，以及 确定存储在所述存储器块中的数据是否被驱逐了。
21.如权利要求20所述的方法，包括访问来自所述存储器块的所述标签字段并确定所述标签字段的内容是否是未驱逐的。
22.如权利要求21所述的方法，包括以所述2D收集指令所提供的所述地址的次序重布置所述存储器块中的所述数据，其中与未驱逐的标签字段相关联的存储器块被选中。
23.—种系统,所述系统包括: 存储器； 机器可读存储介质， 逻辑， 多个输入_输出设备，以及 包括多个核和多个高速缓存的处理器，其中所述处理器用于， 取指一个或多个指令、解码所述一个或多个指令，其中所述一个或多个指令包括二维(2D)收集指令、执行所述2D收集指令以访问来自存储在耦合到所述处理器的存储器中的二维(2D)图像的一个或多个数据子块，包括在所述多个高速缓存中的二维(2D)高速缓存用以将所述一个或多个数据子块存储在多个高速缓存线中并在保留所述2D图像的二维结构的同时支持在单个处理周期中访问至少多于一个的高速缓存线。
24.如权利要求23所述的系统，其特征在于，所述处理器响应于执行所述2D收集指令而将所述一个或多个子块加载到所述2D高速缓存中。
25.如权利要求24所述的系统，其特征在于，所述处理器用于: 响应于执行所述2D收集指令，指定到所述2D图像的指针，以及使用多个坐标来标识所述一个或多个子块和所述一个或多个子块中的多个元素。
26.如权利要求23所述的系统，其特征在于，所述处理器支持在所述2D高速缓存中映射所述一个或多个子块以避免加载所述一个或多个子块后的读冲突。
27.如权利要求26所述的系统，其特征在于，所述处理器支持将所述一个或多个子块映射到所述2D高速缓存的多个组和多个路上。
28.如权利要求27所述的系统，其特征在于，所述处理器确定所述多个组中的一个组，所述一个或多个子块的图像像素的第一坐标映射到该组上，其中使用在所述2D图像的所述第一坐标和所述2D高速缓存中可用的组的总数量上执行的取模操作的结果来确定所述组。
29.如权利要求2 7所述的方法，其特征在于，所述处理器确定所述多个路中的一个路，所述一个或多个子块内的所述图像像素的第二坐标映射到该路上，其中使用在所述2D图像的所述第二坐标和所述2D高速缓存中可用的路的总数量上执行的取模操作的结果来确定所述路。
30.如权利要求29所述的系统，其特征在于，所述处理器支持执行2D高速缓存查找，其中所述高速缓存查找包括，使用所述2D高速缓存的所述组和所述路来标识所述2D高速缓存内的存储器块、寻取所述存储器块内的标签字段的内容、并确定存储在所述存储器块中的数据是否被驱逐了。
31.如权利要求30所述的系统，其特征在于，所述处理器支持访问来自所述存储器块的所述标签字段并确定所述标签字段的内容是否是未驱逐的。
32.如权利要求31所述的系统，其特征在于，所述处理器支持以所述2D收集指令所提供的所述地址的次序重布置所述存储器块中的所述数据，其中与未驱逐的标签字段相关联的存储器块被选中。
【文档编号】G06F9/06GK103765378SQ201280041912
【公开日】2014年4月30日 申请日期:2012年8月21日 优先权日:2011年8月29日
【发明者】B·靳兹伯格, O·玛古利斯 申请人:英特尔公司