专利名称：Smi接口管理方法及可编程逻辑器件的制作方法
技术领域：
本申请涉及电路设计技术领域，尤其涉及SMI接口管理方法及可编程逻辑器件。
背景技术：
随着电子产品功能和设计越来越复杂，单板上的需管理芯片越来越多。由于SMI(Serial Management Interface,串行管理接口)接口设计简单,性能强大,很多芯片都采用了 SMI接口协议作为芯片的管理接口。因此，随着单板设计的集成度越来越高，单板上的SMI接口也越来越多，例如，某一单板上需管理的SMI接口数量达到50至100个，甚至更多。SMI接口一般有三种电平规范1. 2V、3. 3V和5V，实际应用中，往往会出现单板上SMI接口电平不单一的情况，也就是说，单板上往往会存在多种SMI接口电平应用，例如，单板上同时有I. 2V和3. 3V两种SMI接口电平应用。随着单板电路设计的快速发展，当单板上需管理的SMI接口众多，而且SMI接口电平也不单一时，如何实现对这些SMI接口的统一管理，成为当前实际应用中急需解决的问题。
发明内容
有鉴于此，本申请提出一种SMI接口管理方法，当单板上需管理的SMI接口众多，而且SMI接口电平也不单一时，可实现对这些SMI接口的统一管理。本申请还提出一种可编程逻辑器件PLD，当单板上需管理的SMI接口众多，而且SMI接口电平也不单一时，可实现对这些SMI接口的统一管理。为达到上述目的，本申请实施例的技术方案是这样实现的一种可编程逻辑器件PLD，包括串行管理接口 SMI接口寄存器、以及与其相连的SMI接口收发器和译码器；其中，SMI接口寄存器与处理器CPU通过总线相连；SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口 ；每个扩展出的主SMI接口使用PLD的2个通用I/O管脚，每个主SMI接口与一个从SMI接口器件相连；不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式。一种SMI接口管理方法，应用于由串行管理接口 SMI接口寄存器、以及与其相连的SMI接口收发器和译码器构成的可编程逻辑器件PLD，所述SMI接口寄存器与处理器CPU通过总线相连；所述SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口 ；每个扩展出的主SMI接口使用PLD的2个通用I/O管脚，每个主SMI接口与一个从SMI接口器件相连；不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻 辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式；
当CPU读取SMI接口寄存器的状态后启动一次SMI接口操作时，执行以下步骤所述SMI接口寄存器存储CPU写入的操作信息；所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI接口；当CPU在SMI接口寄存器中写入操作执行指令的操作信息时，所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行对应的操作。本申请的有益效果为，通过对可编程逻辑器件进行电路设计，在可编程逻辑器件中实现SMI接口寄存器、SMI接口收发器和译码器，CPU将SMI接口操作信息写入SMI接口寄存器，通过SMI接口寄存器中的操作信息来控制译码器选定待访问的从SMI接口，并且控制SMI接口收发器读写选定的从SMI接口器件，由于可编程逻辑器件的管脚众多，而每个SMI接口只需2个通用I/O管脚即可，这样完全可以满足管理单板上众多SMI接口的需求，且可编程逻辑器件可将不同逻辑区域BANK的I/O管脚设置为不同的电平模式，这样就可以使可编程逻辑器件访问多种不同电平规范的从SMI接口，因此，当单板上需管理的从SMI接口众多，而且从SMI接口电平也不单一时，本申请可以实现对这些从SMI接口的统一管理。
图I为本申请实施例一的装置结构图；图2为本申请实施例一的拓扑结构示意图；图3为本申请实施例的SMI接口为一驱一拓扑结构时的仿真波形示意
图4为本申请实施例二的方法流程图；图5为本申请实施例的SMI接口收发器的逻辑状态机的逻辑状态实现；图6为本申请实施例二的方法流程图；图7为本申请实施例四的方法流程图；图8为本申请实施例的由可编程逻辑器件实现CPU管理接口(以Local bus为例)转化的拓扑示意图；图9为本申请实施例的MPC8245的PORT X接口对外设的读访问时序图；图10为本申请实施例的MPC8245的PORT X接口对外设的写访问时序图。
具体实施例方式为了使本申请的目的、技术方案及优点更加清楚明白，以下通过具体实施例并参见附图，对本申请进行详细说明。本申请提出一种可编程逻辑器件PLD，包括SMI接口寄存器、以及与其相连的SMI接口收发器和译码器；其中，所述SMI接口寄存器与处理器CPU通过总线相连；所述SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口 ；每个主SMI接口使用PLD的2个通用I/O管脚，扩展出的每个主SMI接口与一个从SMI接口器件相连；不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式；所述SMI接口寄存器在CPU读取SMI接口寄存器的状态后启动一次SMI接口操作(读SMI接口操作或写SMI接口操作)时，存储CPU写入的操作信息；所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI接口；
当CPU在SMI接口寄存器中写入操作执行指令的操作信息时，所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行对应的操作。本申请中，通过对可编程逻辑器件进行电路设计，在可编程逻辑器件中实现SMI接口寄存器、SMI接口收发器和译码器，CPU将SMI接口操作信息写入SMI接口寄存器，通过SMI接口寄存器中的操作信息来控制译码器选定待访问的从SMI接口，并且控制SMI接口收发器读写选定的从SMI接口器件，从而当单板上需管理的从SMI接口众多，而且从SMI接口电平也不单一时，可以实现对这些从SMI接口的统一管理。为清晰描述本申请方案，下面通过实施例进行具体说明。本申请实施例一的装置结构如图I所示，一种可编程逻辑器件PLD，包括SMI接口寄存器、以及与其相连的SMI接口收发器和译码器；包含有所述装置的拓扑结构图如图2所
/Jn ο所述SMI接口寄存器与处理器CPU通过总线相连。本申请实施例中，不限定CPU与SMI接口寄存器之间的总线接口类型，只要可以访问可编程逻辑器件中的寄存器即可，支 持各种各样的CPU访问接口。例如，可使用Localbus接口、I2C接口、PCIE接口等等，这样极大地方便了 CPU的选型。由可编程逻辑器件实现CPU管理接口(以Local bus接口为例)转化的具体内容可参见说明书的后面部分，由于这部分属于现有技术，在这里不多赘述。由于进行CPU接口设计时，可使用多种多样的接口协议，因此，本申请实施例的电路设计可以有很多的变化，为电路设计中选择合适的CPU提供了更大的选择空间。这里的CPU也可以是单片机或ARM处理器。所述SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口，每个主SMI接口使用PLD的2个通用I/O管脚。SMI接口包括两根信号线MDC (Management Data Clock，管理数据时钟)和MDIO(Management Data Input/Output,管理数据输入/输出)。MDC是一个非周期信号，信号的最小周期为400ns,最小正电平时间和负电平时间为160ns,最大的正负电平时间无限制。MDIO是一根双向的数据线，用来传送MAC层的控制信息和物理层的状态信息。MDIO数据与MDC时钟同步，在MDC上升沿有效。由于可编程逻辑器件的管脚众多，一般小一些的可编程逻辑器件，也有100至200多个I/o管脚，而每个主SMI接口只需2个通用I/O管脚即可。这样完全可以满足管理单板上众多SMI接口的需求，且可扩展性非常好。例如，某一单板上需管理的SMI接口数量达到50至100个，甚至更多，采用可编程逻辑器件就可以管理如此众多的SMI接口。本申请实施例中，所述SMI接口收发器的SMI接口通过译码器扩展出的每个主SMI接口与一个从SMI接口器件相连。即主SMI接口一对一连接从SMI接口，保证了对每个从SMI接口访问的拓扑结构为一驱一结构，可以保证SMI总线良好的信号质量，从而可以保证产品的高稳定性和可靠性。本申请实施例对SMI接口采用一驱一的拓扑结构，其仿真波形如图3所示，从图中可以清楚看出，采用一驱一拓扑结构，MDC信号质量会非常好。本申请实施例中，不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式。对于不同的从SMI接口器件，要求的电平可能多种多样，例如，有的从SMI接口器件只支持I. 2V电平规范，有的只支持I. 8V电平规范，有的又只支持3. 3V电平规范等。由于一般的可编程逻辑器件，可将不同逻辑区域BANK的I/O管脚设置为不同的电平模式，这样就可以使可编程逻辑器件访问多种不同电平规范的从SMI接口了，可支持
I.2V、1. 5V、1.8V、2. 5V、3. 3V等多种电平规范，从而可以支持当多个从SMI接口电平不同时的访问。本申请实施例中，利用可编程逻辑器件不同逻辑区域BANK的I/O管脚可设置成不同的电平模式，可以很好地解决需管理的从SMI接口电平不单一的问题。例如，假设需管理的从SMI接口电平有I. 2V和3. 3V两种电平应用，可编程逻辑器件PLD有200个I/O管脚，PLD有四个BANK，每个BANK内有50个I/O管脚，与电平为I. 2V的从SMI接口相连的主SMI接口位于其中一个BANK内，将该BANK内的50个I/O管脚均设置成I. 2V的电平模式，同样地，与电平为3. 3V的从SMI接口相连的主SMI接口位于另一个BANK内，将该BANK内的50个I/O管脚均设置成3. 3V的电平模式，从而可以访问I. 2V和
3.3V两种电平应用的从SMI接口。通过以上描述可知，本申请实施例采用可编程逻辑器件进行设计，当单板上需管理的SMI接口众多，而且SMI接口电平也不单一时，可以实现对这些SMI接口的统一管理，且使SMI总线为一驱一的拓扑结 构，可以保证MDC和MDIO的信号质量完好，以实现系统的高稳定性和可靠性。下面对采用上述电路设计的可编程逻辑器件实现SMI接口统一管理的流程进行描述，这里分为读SMI接口操作和写SMI接口操作两个实施例来分别进行描述。首先需要了解，在可编程逻辑器件中，需要定义SMI接口寄存器，用于CPU和可编程逻辑器件的交互，所述SMI接口寄存器包括SMI接口控制以及接口地址寄存器、SMI接口写数据寄存器和SMI接口读数据寄存器，其中SMI接口控制以及接口地址寄存器，用于存储SMI接口寄存器的状态信息、以及待访问的从SMI接口地址、操作类型和操作执行指令信息；SMI接口写数据寄存器，用于存储需要传送到待访问的从SMI接口器件的数据；SMI接口读数据寄存器，用于存储从从SMI接口器件读取到的数据。上述对SMI接口寄存器的定义详见后面的描述，此处不多赘述。当需要启动一次写SMI接口操作时，本申请实施例二的方法流程如图4所示，包括以下步骤步骤401 =CPU读取可编程逻辑器件的SMI接口寄存器的状态。即读取SMI接口控制以及接口地址寄存器中的状态信息。参见后面的表I可知，当SMI_ERR0R为0，且SMI_READY为O时，才能启动一次操作，本步骤属于CPU启动一次操作时的常用操作方式。步骤402 :所述SMI接口寄存器存储CPU写入的需要传送到待访问的从SMI接口器件的数据。即参见后面的表2，CPU向可编程逻辑器件中的SMI接口写数据寄存器写入需要传送到从SMI接口器件的数据。步骤403 :所述SMI接口寄存器存储CPU写入的待访问的从SMI接口地址、操作类型信息；所述操作类型信息包含于操作信息中。即CPU写可编程逻辑器件中的SMI接口控制以及接口地址寄存器，例如，参见表I，写入的操作信息包括待访问的从SMI接口地址(DEVAD[4:0]和ADDR[5:0])、本次操作类型 SMI_ACCESS_TYPE[I:O]。ADDR[5:0]表示待访问的从SMI接口物理地址，DEVAD [4:0]表示所述待访问的从SMI接口的寄存器的层，例如，从SMI接口 I物理地址的编码值为0，要访问从SMI接口 I的寄存器的第32层，则写入的ADDR[5:0] =0, DEVAD [4:0] =32。ADDR字段的位数是可以根据需管理的从SMI接口的数量而进行扩展的，例如，如果ADDR [5:0]不能满足现有的数量管理需求，可以扩展为ADDR [6:0]。写操作时，操作类型SMI_ACCESS_TYPE[1:0]=01。步骤404 :所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI 接口。所述译码器可以根据所述操作信息中的SMI接口地址信息，即步骤403中的字段ADDR[5:0]，来选择需要访问的从SMI接口。可采用如下方法实现所述译码器预先对被管理的所有从SMI接口进行编码，根据所述操作信息中的从SMI接口地址的编码信息选定待访问的从SMI接口。例如，假设被管理的从SMI接口有η个，将从SMI接口 I地址编码为0，从SMI接口 2地址编码为1，....，从SM I接口 η地址编码为η — 1，则当ADDR[5:0] = O时，表示访问从SMI接口 I，以此类推。这样，CPU可把所有从SMI接口器件看成一个器件访问，只定义一段地址空间即可，从而可以在逻辑上实现多个从SMI接口器件的寄存器空间的统一管理，即可以将多个从SMI接口器件在软件层面看成一个器件，从而可极大地方便软件设计，因为与CPU联系的只是可编程逻辑器件中的寄存器单元，每一个从SMI接口都对应到同一段地址空间，可方便软件管理。如此，可以只用一个SMI接口收发器和一个译码器，就可以实现多端口访问，从而可以节省大量的逻辑资源，降低产品成本和设计复杂度。例如，在某一可编程逻辑器件CPLD中实现一个SMI接口收发器，需要大约7% (相对该CPLD总资源)的逻辑资源。如果单板有20个从SMI接口需要管理，且在逻辑中如果每个从SMI接口单独实现一个SMI接口收发器，则所需资源将达到140%，超出该CPLD的总资源了。如果采用本申请实施例方案，设计一个译码器来选择待访问的从SMI接口，采用一个SMI接口收发器来读写选定的SMI接口器件，这样被管理的多个从SMI接口复用一个SMI接口收发器，就可以大大节约逻辑资源。步骤405 :所述SMI接口寄存器存储CPU写入的操作执行指令的操作信息。即CPU在SMI接口寄存器中写入操作执行指令的操作信息。参见表1，CPU将可编程逻辑器件的SMI接口控制以及接口地址寄存器中SMI_START置I、以及SMI_READY置I。步骤406 :所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行一次写SMI接口操作。所述操作信息包括需要传送到待访问的从SMI接口器件的数据、待访问的从SMI接口地址、操作类型、以及操作执行指令信息。当CPU在SMI接口寄存器中写入操作执行指令时，所述SMI接口收发器对所述选定的从SMI接口执行一次写操作。一次写操作包括以下步骤SI、可编程逻辑器件将需要传送到待访问的从SMI接口器件的数据通过SMI接口，送到从SMI接口器件。S2、一个逻辑周期后，SMI接口控制以及接口地址寄存器中的SMI_START被清O。S3、本次访问完成，SMI接口控制以及接口地址寄存器中的SMI_READY被清O。S4、如果访问正常，SMI接口控制以及接口地址寄存器中的SMI_ERR0R置O ;如果访问异常，SMI接口控制以及接口地址寄存器中的SMI_ERR0R置1，等CPU处理异常后，置O。上述步骤SI、S2、S3、S4通过SMI接口收发器的逻辑状态机实现。如图5所示，当SMI接口收发器对选定的从SMI接口执行读操作或写操作时，SMI接口收发器的逻辑状态机的逻辑状态实现描述如下，其中，REGl表示SMI接口控制以及接口地址寄存器，REG2表示SMI接口写数据寄存器，REG3表示SMI接口读数据寄存器空闲状态等待CPU启动读写操作。当REGl的SMI_START为置I时，转到下一状态。前导状态此状态持 续32周期，发送同步信号。发送起始码状态持续2周期，发送开始标志。发送操作码状态持续2周期，发送操作码。发送地址状态持续10周期，发送地址设备信息。读写状态转化状态持续2周期，若为读操作，则第一比特由主SMI接口器件置为高阻态，第二比特由从芯片置“0”，若为写操作，则仍由主芯片控制，其连续输出“10”两个比特。读写状态持续16周期，读操作时为从芯片送到主芯片的数据，写操作时为主芯片送到从芯片的数据。当需要启动一次读SMI接口操作时,本申请实施例三的方法流程如图6所示,包括以下步骤步骤601 =CPU读取可编程逻辑器件的SMI接口寄存器的状态。当SMI_ERR0R为0，且SMI_READY为O时，才能启动一次操作。本步骤对应于实施例二中的步骤401。步骤602 :所述SMI接口寄存器存储CPU写入的待访问的从SMI接口地址、操作类
型信息。即CPU写可编程逻辑器件中的SMI接口控制以及接口地址寄存器，参见表1，写入的操作信息包括DEVAD[4:0]、ADDR[5:0]、SMI_ACCESS_TYPE[I:O]。本步骤对应于实施例二中的步骤403。步骤603 :所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI 接口。本步骤对应于实施例二中的步骤404。步骤604 :所述SMI接口寄存器存储CPU写入的操作执行指令的操作信息。
即CPU将可编程逻辑器件的SMI接口控制以及接口地址寄存器中SMI_START置I、以及 SMI_READY 置 I。本步骤对应于实施例二中的步骤405。步骤605 :所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行一次读SMI接口操作。所述操作信息包括待访问的从SMI接口地址、操作类型以及操作执行指令信息。一次读SMI接口操作包括以下步骤Tl、可编程逻辑器件将需读取的数据通过SMI接口，从从SMI接口器件读取后，存入SMI接口读数据寄存器。T2、一个逻辑周期后，SMI_START被清O。T3、本次访问完成，SMI_READY被清O。T4、CPU读取SMI接口读数据寄存器，获取想要的数据。T5、如果访问正常，SMI_ERR0R置O ;如果访问异常，SMI_ERR0R置I。等CPU处理
异常后，清O。上述步骤11、了2、了3、了4、了5通过510接口收发器的逻辑状态机实现，如图6所示，本申请实施例二中已有描述，此处不再赘述。本申请实施例四 的方法流程如图7所示，一种SMI接口管理方法，应用于由串行管理接口 SMI接口寄存器、以及与其相连的SMI接口收发器和译码器构成的可编程逻辑器件PLD,所述SMI接口寄存器与处理器CPU通过任意总线相连；所述SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口 ；每个主SMI接口使用PLD的2个通用I/O管脚，每个主SMI接口与一个从SMI接口器件相连；不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式；当CPU读取SMI接口寄存器的状态后启动一次SMI接口操作时，执行以下步骤步骤701 :所述SMI接口寄存器存储CPU写入的操作信息。本步骤对应于实施例二的步骤402、403、405或者实施例三的步骤602、604。步骤702 :所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI 接口。本步骤对应于实施例二的步骤404或实施例三的步骤603。步骤703 :当CPU在SMI接口寄存器中写入操作执行指令的操作信息时，所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行对应的操作。本步骤对应于实施例二的步骤406或实施例三的步骤605。当启动一次写SMI接口操作时，所述CPU写入的操作信息包括需要传送到待访问的从SMI接口器件的数据、待访问的从SMI接口地址、操作类型、以及操作执行指令信息。当启动一次读SMI接口操作时，所述CPU写入的操作信息包括待访问的从SMI接口地址、操作类型以及操作执行指令信息。较佳地，所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI接口，包括所述译码器预先对被管理的所有从SMI接口进行编码，根据所述操作信息中的从SMI接口地址的编码信息选定待访问的从SMI接口。本申请方案中，由可编程逻辑器件根据接收到的CPU的操作信息，去访问从SMI接口器件。在可编程逻辑器件中，实现了 CPU管理接口和SMI接口之间的转化，即在可编程逻辑器件中，实现一个包括SMI接口寄存器、SMI接口收发器和译码器的SMI接口管理器。通过如此设计，当单板上需管理的SMI接口众多，而且SMI接口电平也不单一时，可实现对这些SMI接口的统一管理。为方便理解本申请方案，下面附上所述SMI接口寄存器的定义内容作为参考，SMI接口寄存器包括=SMI接口控制以及接口地址寄存器、SMI接口写数据寄存器和SMI接口读数据寄存器。所述SMI接口控制以及接口地址寄存器[OxBASE (基地址)+000001 (偏移地址)]的定义如下表I :
权利要求
1.一种可编程逻辑器件PLD，其特征在于，所述PLD包括:串行管理接口 SMI接口寄存器、以及与其相连的SMI接口收发器和译码器；其中， SMI接口寄存器与处理器CPU通过总线相连； SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口； 每个扩展出的主SMI接口使用PLD的2个通用I/O管脚，每个主SMI接口与一个从SMI接口器件相连； 不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式。
2.根据权利要求1所述的可编程逻辑器件PLD，其特征在于， 所述SMI接口寄存器在CPU读取SMI接口寄存器的状态后启动一次SMI接口操作时，存储CPU写入的操作信息； 所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI接口； 当CPU在SMI接口寄存器中写入操作执行指令的操作信息时，所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行对应的操作。
3.根据权利要求2所述的可编程逻辑器件PLD，其特征在于，当启动一次写SMI接口操作时， 所述CPU写入的操作信息包括:需要传送到待访问的从SMI接口器件的数据、待访问的从SMI接口地址、操作类型、以及操`作执行指令信息。
4.根据权利要求2所述的可编程逻辑器件PLD，其特征在于，当启动一次读SMI接口操作时， 所述CPU写入的操作信息包括:待访问的从SMI接口地址、操作类型以及操作执行指令信息。
5.根据权利要求3或4所述的可编程逻辑器件PLD，其特征在于，所述译码器预先对被管理的所有从SMI接口进行编码，根据所述操作信息中的从SMI接口地址的编码信息选定待访问的从SMI接口。
6.根据权利要求3或4所述的可编程逻辑器件PLD，其特征在于，所述SMI接口寄存器，包括=SMI接口控制以及接口地址寄存器、SMI接口写数据寄存器和SMI接口读数据寄存器，其中: SMI接口控制以及接口地址寄存器，用于存储SMI接口寄存器的状态信息、以及待访问的从SMI接口地址、操作类型和操作执行指令信息； SMI接口写数据寄存器，用于存储需要传送到待访问的从SMI接口器件的数据； SMI接口读数据寄存器，用于存储从从SMI接口器件读取到的数据。
7.—种SMI接口管理方法，其特征在于，该方法应用于由串行管理接口 SMI接口寄存器、以及与其相连的SMI接口收发器和译码器构成的可编程逻辑器件PLD，所述SMI接口寄存器与处理器CPU通过总线相连；所述SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口 ；每个扩展出的主SMI接口使用PLD的2个通用I/O管脚，每个主SMI接口与一个从SMI接口器件相连；不同电平应用的主SMI接口位于PLD的输入输出端口 I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式； 当CPU读取SMI接口寄存器的状态后启动一次SMI接口操作时，执行以下步骤: 所述SMI接口寄存器存储CPU写入的操作信息； 所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI接口； 当CPU在SMI接口寄存器中写入操作执行指令的操作信息时，所述SMI接口收发器根据SMI接口寄存器中的操作信息对所述选定的从SMI接口执行对应的操作。
8.根据权利要求7所述的方法，其特征在于，当启动一次写SMI接口操作时， 所述CPU写入的操作信息包括:需要传送到待访问的从SMI接口器件的数据、待访问的从SMI接口地址、操作类型、以及操作执行指令信息。
9.根据权利要求7所述的方法，其特征在于，当启动一次读SMI接口操作时， 所述CPU写入的操作信息包括:待访问的从SMI接口地址、操作类型以及操作执行指令信息。
10.根据权利要求8或9所述的方法，其特征在于，所述译码器根据所述操作信息中的SMI接口地址信息选定待访问的从SMI接口，包括: 所述译码器预先对被管理的所有从SMI接口进行编码，根据所述操作信息中的从SMI接口地址的编码信息选定待访·问的从SMI接口。
全文摘要
本申请公开了一种可编程逻辑器件PLD，包括SMI接口寄存器、以及与其相连的SMI接口收发器和译码器；SMI接口寄存器与处理器CPU通过总线相连；SMI接口收发器的SMI接口通过译码器扩展出与被管理的从SMI接口器件数量相同的主SMI接口；每个扩展出的主SMI接口使用PLD的2个I/O管脚，每个主SMI接口与一个从SMI接口器件相连；不同电平应用的主SMI接口位于PLD的输入输出端口I/O组不同的逻辑区域BANK中，每个BANK的I/O管脚设置成与该BANK内主SMI接口的电平相同的电平模式。本申请还公开了一种SMI接口管理方法。当单板上需管理的SMI接口众多，且SMI接口电平也不单一时，本申请可实现对这些SMI接口的统一管理。
文档编号G06F13/40GK103246628SQ201310181278
公开日2013年8月14日 申请日期2013年5月15日 优先权日2013年5月15日
发明者万进, 何磊 申请人:杭州华三通信技术有限公司