信息处理方法和信息处理设备的制作方法

信息处理方法和信息处理设备的制作方法
【专利摘要】本发明提供了一种信息处理方法和信息处理设备，应用于一控制器，所述控制器与处理器通信，所述信息处理方法包括：从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令；响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令；响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作；生成中断信号；以及将所述中断信号发送到所述处理器。
【专利说明】信息处理方法和信息处理设备

【技术领域】
[0001]本发明涉及信息处理的领域，更具体地，本发明涉及一种信息处理方法和信息处理设备。

【背景技术】
[0002]在嵌入式系统中，对大块数据的诸如读、写等的操作是相当耗费时间的，尤其是对于闪存(Flash)芯片颗粒的操作。以一条读命令为例，通常而言，操作流程将包含以下步骤。
[0003]首先，中央处理单元(如CPU)发读命令，将Flash存储体中的数据读到Flash缓存中。接下来，所述CPU通过查询或中断的方式，检查数据是否已经就绪。当确认数据已经就绪时，所述CPU发送数据直接存储器存取(DMA)命令，将Flash缓存中(或控制器缓存中)的数据读到指定的存储器中，比如外部DDR。在DMA完成后，发送中断给CPU，告之DMA任务完成。此后，所述CPU查询状态寄存器，进行纠错码(ECC)校验，以确定是否存在错误。当通过ECC校验确定存在错误时，所述CPU重新执行读命令。当通过ECC校验确定不存在错误时，结束此读命令。
[0004]上述操作对于嵌入式系统来说，比较麻烦，也需要占用相当多的CPU时间。在需要批量操作时，如需要对大块数据执行多条命令时，需要针对每条命令，对于大块数据的每一条数据顺序执行上述处理流程，因此，整个处理过程非常耗时和低效。


【发明内容】

[0005]有鉴于上述情况，本发明提供了一种信息处理方法和信息处理设备，其能够高效地DMA操作，减少了 CPU的占用时间，降低了功耗，提高了处理效率。
[0006]根据本发明一实施例,提供了一种信息处理方法,应用于一控制器,所述控制器与处理器通信，所述信息处理方法包括:从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令；响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令；响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作；生成中断信号；以及将所述中断信号发送到所述处理器。
[0007]所述控制器与缓存通信，并且，所述以DMA方式接收来自所述处理器的多个主命令的步骤包括:以DMA方式从所述缓存接收所述多个主命令，其中，所述多个主命令由所述处理器发送至所述缓存。
[0008]所述信息处理方法还包括:从所述处理器接收第二辅助命令，所述第二辅助命令包括数据DMA命令；并且其中，所述分别执行与所述多个主命令的每个对应的操作的步骤包括:响应于所述数据DMA命令，以DMA方式执行与所述多个主命令的每个对应的操作。
[0009]所述主命令为读命令和写命令中的至少一个，所述控制器与第一存储器和第二存储器通信，并且，所述以DMA方式执行与所述多个主命令的每个对应的操作的步骤包括:响应于所述数据DMA命令，以DMA方式依次将与每个主命令对应的数据从操作源写到操作目的地；其中，所述操作源为所述第一存储器与所述第二存储器之一，所述操作目的地为所述第一存储器与所述第二存储器中的另一个。
[0010]所述生成中断信号的步骤包括:在与所述多个主命令中的每个主命令对应的数据全部从所述缓存存储到操作目的地中之后，生成所述中断信号。
[0011]所述生成中断信号的步骤包括:对于所述多个主命令中的每个主命令，分别校验从所述缓存存储到所述操作目的地时的数据是否存在错误；以及在所述数据存在错误时，生成所述中断信号。
[0012]根据本发明另一实施例，提供了一种信息处理设备，应用于一控制器，所述控制器与处理器通信，所述信息处理设备包括:第一接收单元，从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令；第二接收单元，响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令；执行单元，响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作；生成单元，生成中断信号；以及发送单元，将所述中断信号发送到所述处理器。
[0013]所述控制器与第一存储器通信，并且，所述第二接收单元配置为:以DMA方式从所述第一存储器接收所述多个主命令，其中，所述多个主命令由所述处理器发送至所述第一存储器。
[0014]所述信息处理设备还包括:第三接收单元，从所述处理器接收第二辅助命令，所述第二辅助命令包括数据DMA命令；并且其中，所述执行单元配置为:响应于所述数据DMA命令，以DMA方式执行与所述多个主命令的每个对应的操作。
[0015]所述主命令为读命令和写命令中的至少一个，所述控制器与第一存储器和第二存储器通信，并且，所述执行单元配置为:响应于所述数据DMA命令，以DMA方式依次将与每个主命令对应的数据从操作源写到操作目的地；其中，所述操作源为所述第一存储器与所述第二存储器之一，所述操作目的地为所述第一存储器与所述第二存储器中的另一个。
[0016]所述生成单元配置为:在与所述多个主命令中的每个主命令对应的数据全部从所述缓存存储到操作目的地中之后，生成所述中断信号。
[0017]所述生成单元包括:校验单元，对于所述多个主命令中的每个主命令，分别校验从所述缓存存储到所述操作目的地时的数据是否存在错误；以及中断信号生成单元，在所述数据存在错误时，生成所述中断信号。
[0018]在本发明实施例的信息处理方法和信息处理设备中，CPU通过命令DMA和数据DMA,能够对大块数据和大量处理命令高效地进行DMA操作，减少了 CPU的占用时间，降低了功耗，提高了处理效率。

【专利附图】

【附图说明】
[0019]图1是图示根据本发明实施例的信息处理方法的流程图；以及
[0020]图2是图示根据本发明实施例的信息处理设备的主要配置的框图。

【具体实施方式】
[0021 ] 以下将参考附图详细描述本发明实施例。
[0022]首先，将描述根据本发明实施例的信息处理方法。
[0023]本发明实施例的信息处理方法应用于计算机中的控制器。具体地，所述控制器可用于进行直接存储器存取(DMA)相关操作的控制。即，所述控制器也可称为DMA控制器。此外，所述控制器能够与诸如中央处理单元(CPU)等的处理器进行通信。
[0024]下面，将参照图1详细描述本发明实施例的信息处理方法。
[0025]如图1所示，首先，在步骤S101，本发明实施例的信息处理方法从所述处理器接收第一辅助命令。需要指出的是，这里所谓的“辅助命令”是相对于诸如读、写、擦除等的主命令而言的。所述辅助命令例如可以用于表示所述主命令的执行方式。具体地，所述第一辅助命令可包括命令DMA命令,即,指示以DMA方式存取主命令的命令。所述命令DMA命令可以进一步包括命令参数，诸如起始地址、目的地址等等。
[0026]接下来，在步骤S102，所述信息处理方法响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令。如上所述，所述主命令诸如读命令、写命令、擦除命令等等。当然，上述的命令仅为示例。本领域技术人员能够理解，本发明实施例的信息处理方法完全可以应用于除上述以外的数据操作命令。所述信息处理方法以DMA方式处理主命令的具体操作过程与以DMA方式处理数据的操作过程相似，在此不再详述。
[0027]此外，所述多个主命令可以直接或间接地从所述CPU获得。也即，所述CPU可以直接将所述多个主命令发送至所述控制器。替代地，例如，所述控制器和所述CPU也可以与缓存通信。所述缓存例如为Flash缓存等。在此情况下，所述CPU可以将所述多个主命令首先发送至所述缓存。并且，在步骤S102，所述信息处理方法可以以DMA方式从所述缓存接收所述多个主命令。
[0028]此后，在步骤S103，所述信息处理方法响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作。
[0029]具体地,在一实施例中，所述信息处理方法对于所述多个主命令的每一个所针对的数据，以普通(即，非DMA)方式进行相应的操作。例如，对于读命令，所述信息处理方法对读命令所针对的数据进行相应的读取操作。对于写命令，所述信息处理方法对写命令所针对的数据进行相应的写操作，等等。即，在此实施例中，所述信息处理方法仅对所述多个主命令自身的传输采用DMA存取方式，而对所述多个主命令所针对的数据采用普通的存取方式。
[0030]在另一实施例中，为了进一步降低CPU的占用时间，所述信息处理方法对于所述多个主命令的每一个所针对的数据，以DMA方式进行相应的操作。
[0031]具体地，所述信息处理方法可以从所述处理器接收第二辅助命令。所述第二辅助命令包括用于对数据进行DMA存取的数据DMA命令。根据不同主命令所对应的操作类型，所述数据DMA命令还可进一步包括数据的源地址、目标地址、长度等等参数中的一个或多个。
[0032]由此，所述信息处理方法响应于所述数据DMA命令，以DMA方式执行与所述多个主命令的每个对应的操作。
[0033]例如，在所述主命令为读命令的情况下，所述控制器与第一存储器和第二存储器通信。所述第一存储器和所述第二存储器例如可以是固态硬盘、闪存等的各种类型的存储器中的任意一种。由此，所述信息处理方法响应于所述数据DMA命令，以DMA方式依次将与每个主命令对应的数据从操作源写到操作目的地。所述操作源为所述第一存储器与所述第二存储器之一。相应地，所述操作目的地为所述第一存储器与所述第二存储器中的另一个。所述主命令为写命令的情况与上述情况类似，在此不再详述。又例如，在所述主命令为擦除命令的情况下，所述信息处理方法可以响应于所述数据DMA命令，以DMA方式擦除相应目的地的数据。
[0034]当然，本领域技术人员能够理解，上述的主命令及其对应的操作仅为示例。本发明实施例的信息处理方法可以适当地应用于其他各种命令以执行相对应的操作。
[0035]在上述对应的操作完成之后，在步骤S104，所述信息处理方法生成中断信号。具体地，在一实施例中，所述信息处理方法在所述多个主命令之一所对应的数据的处理完成之后，就生成中断信号。在另一实施例中，为进一步提高处理效率，所述信息处理方法在所述多个主命令全部处理完成之后，才生成中断信号。以上述的读写操作为例，所述信息处理方法可以在与所述多个主命令中的每个主命令对应的数据全部从所述缓存存储到操作目的地中之后，生成所述中断信号。
[0036]进一步地，为提高上述系统的可靠性，所述信息处理方法可以对于所述多个主命令中的每个主命令，分别校验从所述缓存存储到所述操作目的地时的数据是否存在错误。例如，所述信息处理方法可以通过ECC的方式进行ECC校验。并且，在此情况下，为了提高处理效率，所述信息处理方法可以仅在所述数据存在错误时，才生成所述中断信号。
[0037]在通过如上所述的步骤生成中断信号之后，在步骤S105，所述信息处理方法将所述中断信号发送到所述处理器，以通知处理器所述命令执行完成。
[0038]下面，将以从Flash芯片读数据的读操作为例，更详细地描述本发明实施例的信息处理方法的应用示例。
[0039]具体地，在本发明实施例的信息处理方法中，所述处理器可以同时发送命令DMA命令和作为主命令的读数据命令。在本发明实施例所应用到的控制器响应于所述命令DMA命令而以DMA方式存取读数据命令，并从Flash芯片读数据到Cache缓存后，响应于数据DMA命令，以数据DMA方式启动数据搬移操作。在DMA数据搬移操作完成后，所述控制器自动判断是否、何时生成有效的ECC完成状态。软件可以一次性把命令全部发送到缓存区，然后处理其他任务或设置CPU进入低功耗状态，直到全部命令完成。所述控制器通过DMA方式将命令搬移至命令处理单元，处理完所有命令后，所述控制器生成中断，唤醒CPU。命令执行期间，如发生错误，也会生成中断信号，告之CPU。
[0040]在本发明实施例中，DMA参数配置与读命令同时发出(将Flash存储体中的数据读到Flash缓存中)。此外，所述控制器产生中断，告之整个读命令完成(包括DMA操作)，并且在所有命令执行完成时或运行期间发生错误异常时，生成中断。在错误异常情况下中断时，还会返回状态及命令ID，从而由软件处理中断。
[0041]由此，本发明实施例的信息处理方法不再需要不停的轮询读命令是否就绪的操作，也不再需要不停的轮询ECC检查结果是否就绪的操作，从而为CPU节省了大量时间。
[0042]通过本发明实施例的信息处理方法，所述CPU只需要负责命令的发送，而无需负责数据搬移。在无中断的情况下，所述命令能够连续执行。而且，大部分处理任务由控制器自动完成，减少控制器与CPU的交互次数，提升了 Flash处理(如读写)性能。
[0043]通过本发明实施例的信息处理方法，能够简化软件操作，节省CPU时间，提升嵌入式系统效率。此外，本发明实施例的信息处理方法能够提升并行处理的能力，从而提升系统性能。进一步地，本发明实施例的信息处理方法降低了对系统级芯片内部的CPU性能的要求，从而可以降低CPU的档次，或在相同CPU的情况下允许使用更低的时钟频率，由此达到降低芯片成本，降低系统功耗的目的。
[0044]以上，参照图1描述了本发明实施例的信息处理方法。
[0045]下面，将参照图2描述本发明实施例的信息处理设备。
[0046]本发明实施例的信息处理设备应用于计算机中的控制器。具体地，所述控制器可用于进行直接存储器存取(DMA)相关操作的控制。即，所述控制器也可称为DMA控制器。此外，所述控制器能够与诸如中央处理单元(CPU)等的处理器进行通信。
[0047]具体地，如图2所示，本发明实施例的信息处理设备包括:第一接收单元201、第二接收单元202、执行单元203、生成单元204和发送单元205。
[0048]更具体地，所述第一接收单元201从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令。所述第二接收单元202响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令。所述执行单元203响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作。所述生成单元204生成中断信号。所述发送单元205将所述中断信号发送到所述处理器。
[0049]在一实施例中，所述控制器与第一存储器通信，并且，所述第二接收单元202配置为:以DMA方式从所述第一存储器接收所述多个主命令，其中，所述多个主命令由所述处理器发送至所述第一存储器。
[0050]在另一实施例中，所述信息处理设备200还包括:第三接收单元，从所述处理器接收第二辅助命令，所述第二辅助命令包括数据DMA命令；并且其中，所述执行单元203配置为:响应于所述数据DMA命令，以DMA方式执行与所述多个主命令的每个对应的操作。
[0051]在另一实施例中，所述主命令为读命令和写命令中的至少一个，所述控制器与第一存储器和第二存储器通信，并且，所述执行单元203配置为:响应于所述数据DMA命令，以DMA方式依次将与每个主命令对应的数据从操作源写到操作目的地；其中，所述操作源为所述第一存储器与所述第二存储器之一，所述操作目的地为所述第一存储器与所述第二存储器中的另一个。
[0052]在另一实施例中，所述生成单元204配置为:在与所述多个主命令中的每个主命令对应的数据全部从所述缓存存储到操作目的地中之后，生成所述中断信号。
[0053]在另一实施例中，所述生成单元204包括:校验单元，对于所述多个主命令中的每个主命令，分别校验从所述缓存存储到所述操作目的地时的数据是否存在错误；以及中断信号生成单元，在所述数据存在错误时，生成所述中断信号。
[0054]此外，本发明实施例还提供了一种计算机。所述计算机包括控制器与处理器。所述控制器与所述处理器可通信地耦合。所述控制器配置为:从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令；响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令；响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作；生成中断信号；以及将所述中断信号发送到所述处理器。
[0055]以上，描述了本发明实施例的信息处理设备和计算机。
[0056]在本发明实施例的信息处理设备和计算机中，不再需要不停的轮询读命令是否就绪的操作，也不再需要不停的轮询ECC检查结果是否就绪的操作，从而为CPU节省了大量时间。
[0057]通过本发明实施例的信息处理设备和计算机，所述CPU只需要负责命令的发送，而无需负责数据搬移。在无中断的情况下，所述命令能够连续执行。而且，大部分处理任务由控制器自动完成，减少控制器与CPU的交互次数，提升了 Flash处理(如读写)性能。
[0058]此外，通过本发明实施例的信息处理设备和计算机，能够简化软件操作，节省CPU时间，提升嵌入式系统效率。此外，本发明实施例的信息处理设备和计算机能够提升并行处理的能力，从而提升系统性能。进一步地，本发明实施例的信息处理设备和计算机降低了对系统级芯片内部的CPU性能的要求，从而可以降低CPU的档次，或在相同CPU的情况下允许使用更低的时钟频率，由此达到降低芯片成本，降低系统功耗的目的。
[0059]以上，参照图1和图2描述了根据本发明实施例的信息处理方法、信息处理设备和计算机。
[0060]需要说明的是，在本说明书中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0061]此外，需要说明的是，在本说明书中，类似“第----单元”、“第二…单元”的表述仅为了在描述时方便区分，而并不意味着其必须实现为物理分离的两个或多个单元。事实上，根据需要，所述单元可以整体实现为一个单元，也可以实现为多个单元。
[0062]此外，还需要说明的是，虽然这里将所述控制器以单独的单元的形式进行了描述，但是，本领域技术人员能够理解，所述控制器既可以作为物理上单独的单元，可以适当地物理上或逻辑上合并到其他单元中。
[0063]最后，还需要说明的是，上述一系列处理不仅包括以这里所述的顺序按时间序列执行的处理，而且包括并行或分别地、而不是按时间顺序执行的处理。
[0064]通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的硬件平台的方式来实现，当然也可以全部通过硬件来实施。基于这样的理解，本发明的技术方案对【背景技术】做出贡献的全部或者部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如R0M/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。
[0065]在本发明实施例中，单元/模块可以用软件实现，以便由各种类型的处理器执行。举例来说，一个标识的可执行代码模块可以包括计算机指令的一个或多个物理或者逻辑块，举例来说，其可以被构建为对象、过程或函数。尽管如此，所标识模块的可执行代码无需物理地位于一起，而是可以包括存储在不同位里上的不同的指令，当这些指令逻辑上结合在一起时，其构成单元/模块并且实现该单元/模块的规定目的。
[0066]在单元/模块可以利用软件实现时，考虑到现有硬件工艺的水平，所以可以以软件实现的单元/模块，在不考虑成本的情况下，本领域技术人员都可以搭建对应的硬件电路来实现对应的功能，所述硬件电路包括常规的超大规模集成(VLSI)电路或者门阵列以及诸如逻辑芯片、晶体管之类的现有半导体或者是其它分立的元件。模块还可以用可编程硬件设备，诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备等实现。
[0067]以上对本发明进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
【权利要求】
1.一种信息处理方法，应用于一控制器，所述控制器与处理器通信，所述信息处理方法包括: 从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令； 响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令； 响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作； 生成中断信号；以及 将所述中断信号发送到所述处理器。
2.如权利要求1所述的信息处理方法，其中，所述控制器与缓存通信，并且，所述以DMA方式接收来自所述处理器的多个主命令的步骤包括: 以DMA方式从所述缓存接收所述多个主命令，其中，所述多个主命令由所述处理器发送至所述缓存。
3.如权利要求1所述的信息处理方法，还包括: 从所述处理器接收第二辅助命令，所述第二辅助命令包括数据DMA命令； 并且其中，所述分别执行与所述多个主命令的每个对应的操作的步骤包括: 响应于所述数据DMA命令，以DMA方式执行与所述多个主命令的每个对应的操作。
4.如权利要求3所述的信息处理方法，其中，所述主命令为读命令和写命令中的至少一个，所述控制器与第一存储器和第二存储器通信， 并且，所述以DMA方式执行与所述多个主命令的每个对应的操作的步骤包括: 响应于所述数据DMA命令，以DMA方式依次将与每个主命令对应的数据从操作源写到操作目的地； 其中，所述操作源为所述第一存储器与所述第二存储器之一，所述操作目的地为所述第一存储器与所述第二存储器中的另一个。
5.如权利要求4所述的信息处理方法，其中，所述生成中断信号的步骤包括: 在与所述多个主命令中的每个主命令对应的数据全部从所述缓存存储到操作目的地中之后，生成所述中断信号。
6.如权利要求4所述的信息处理方法，其中，所述生成中断信号的步骤包括: 对于所述多个主命令中的每个主命令，分别校验从所述缓存存储到所述操作目的地时的数据是否存在错误；以及 在所述数据存在错误时，生成所述中断信号。
7.一种信息处理设备，应用于一控制器，所述控制器与处理器通信，所述信息处理设备包括: 第一接收单元，从所述处理器接收第一辅助命令，所述第一辅助命令包括命令直接存储器存取DMA命令； 第二接收单元，响应于所述第一辅助命令，以DMA方式接收来自所述处理器的多个主命令； 执行单元，响应于所述多个主命令，分别执行与所述多个主命令的每个对应的操作； 生成单元，生成中断信号；以及 发送单元，将所述中断信号发送到所述处理器。
8.如权利要求7所述的信息处理设备，其中，所述控制器与第一存储器通信，并且，所述第二接收单元配置为: 以DMA方式从所述第一存储器接收所述多个主命令，其中，所述多个主命令由所述处理器发送至所述第一存储器。
9.如权利要求7所述的信息处理设备，还包括: 第三接收单元，从所述处理器接收第二辅助命令，所述第二辅助命令包括数据DMA命令； 并且其中，所述执行单元配置为: 响应于所述数据DMA命令，以DMA方式执行与所述多个主命令的每个对应的操作。
10.如权利要求9所述的信息处理设备，其中，所述主命令为读命令和写命令中的至少一个，所述控制器与第一存储器和第二存储器通信， 并且，所述执行单元配置为: 响应于所述数据DMA命令，以DMA方式依次将与每个主命令对应的数据从操作源写到操作目的地； 其中，所述操作源为所述第一存储器与所述第二存储器之一，所述操作目的地为所述第一存储器与所述第二存储器中的另一个。
11.如权利要求10所述的信息处理设备，其中，所述生成单元配置为: 在与所述多个主命令中的每个主命令对应的数据全部从所述缓存存储到操作目的地中之后，生成所述中断信号。
12.如权利要求10所述的信息处理设备，其中，所述生成单元包括: 校验单元，对于所述多个主命令中的每个主命令，分别校验从所述缓存存储到所述操作目的地时的数据是否存在错误；以及 中断信号生成单元，在所述数据存在错误时，生成所述中断信号。
【文档编号】G06F13/28GK104516840SQ201310455155
【公开日】2015年4月15日 申请日期:2013年9月29日 优先权日:2013年9月29日
【发明者】毛兴中 申请人:联想(北京)有限公司