一种单线串行总线协议及转换电路的制作方法
【专利摘要】本发明公开了一种单线串行总线协议及转换电路，适用于芯片之间的数据传输。该发明电路接口包括：时钟信号端Clock、置位/复位信号端RS、数据输入端Din、控制信号端Ctr、数据输出端Dout；电路结构包括：五个D触发器、三个异或门、两个与门、一个或门、一个多路选择器和两个反相器。其中，D触发器D0的数据输入端和多路选择器的输出端连接；D触发器D1、D2、D3、D4的输出端Q通过异或门、与门、反相器组成的组合逻辑电路反馈到D触发器D1的输入端D，按照这种方式构成的环路连接，可根据数据输入端Din接收到的数据来控制数据输出端Dout输出电平的高/低和持续时间。本发明可以将逻辑电平转换成时间域编码，可靠地异步传输数据。
【专利说明】一种单线串行总线协议及转换电路【技术领域】[0001]本发明属于串行总线接口设计领域，具体涉及一种单线串行总线协议及转换电 路。【背景技术】[0002]目前，通用串行总线接口广泛应用于各类外部设备中，它具有传输速度快，支持热 插拔以及可以连接多个设备的优点。但是，这种接口通常需要时钟线和数据线并用，在传输 的过程当中可能导致时钟和数据的不同步问题。有鉴于此，有必要开发一种单线串行总线 协议，可靠地异步传输数据，解决上述问题。
【发明内容】
[0003]本发明的目的在于提供一种单线串行总线协议及转换电路，它能够将逻辑电平转 换成时间域编码，从而有效改善时钟和数据在传输过程中的不同步问题。[0004]为了达到上述目的，本发明采用以下技术方案予以实现:[0005]一种单线串行总线转换电路，包括第一至第五D触发器以及分别与五个D触发器 相连的时钟端Clock、置位/复位信号端RS、数据输入端Din、控制信号端Ctr、数据输出端 Dout、三个异或门、两个与门、一个或门、一个多路选择器和两个反相器；[0006]数据输入端Din通过多路选择器与第一 D触发器相连；第一 D触发器的数据输入端 和多路选择器的输出端相连；数据输出端Dwt与第二 D触发器的原码输出端相连；[0007]第二 D触发器、第三D触发器、第四D触发器和第五D触发器通过第一异或门、第 二异或门、第三异或门、第一与门、第二与门、第二反相器以及或门组成一个环路连接的组 合逻辑电路；[0008]控制信号端Ctr分为两路，一路通过第一反相器连接到第一与门的输入端上，另 一路与第二与门的输入端相连。[0009]所述环路连接的组合逻辑电路的连接方式具体为:第二 D触发器的原码输出端与 第三D触发器的数据输入端相连；第三D触发器的原码输出端与第四D触发器的数据输入 端相连；第四D触发器的原码输出端与第五D触发器的数据输入端相连；[0010]第一异或门的两个输入端分别与第二 D触发器的反码输出端和第三D触发器的原 码输出端相连，第三异或门的两个输入端分别与第四D触发器的原码输出端和第五D触发 器的原码输出端相连；第一异或门和第三异或门的输出端分别连接到第二异或门的两个输 入端上；[0011]第一反相器的输出端、第二反相器的输出端以及第二 D触发器的反码输出端分别 连接到第一与门的三个输入端上；控制信号端Ctr、第一 D触发器的原码输出端、第二异或 门的输出端以及第五D触发器的反码输出端分别连接到第二与门的四个输入端上；[0012]或门的两个输入端分别与第一与门和第二与门的输出端相连；或门的输出端连接 到第二 D触发器的数据输入端上。[0013]一种单线串行总线协议，将逻辑电平编码为时间域数据，时间域数据通过高/低电平持续时间来定义数据的逻辑值，并通过数据输出端Drat输出；时间域编码电路根据下表规则对数据进行编码:
【权利要求】
1.一种单线串行总线转换电路，其特征在于:包括第一至第五D触发器(％、D1, D2, D3、 D4)以及分别与五个D触发器相连的时钟端Clock、置位/复位信号端RS、数据输入端Din、 控制信号端Ctr、数据输出端Dtjut、三个异或门(G6、G7、Gn)、两个与门(G5、G8)、一个或门(G3)、 一个多路选择器(G1)和两个反相器(G2、G4)；数据输入端Din通过多路选择器(G1)与第一 D触发器(Dtl)相连；第一 D触发器(Dtl)的数据输入端和多路选择器(G1)的输出端相连；数据输出端Dwt与第二 D触发器(D1)的原码输出端相连；第二 D触发器(D1)、第三D触发器(D2)、第四D触发器(D3)和第五D触发器(D4)通过第一异或门(G6)、第二异或门(G7)、第三异或门(Gn)、第一与门(G5)、第二与门(G8)、第二反相器(G4)以及或门(G3)组成一个环路连接的组合逻辑电路；控制信号端Ctr分为两路，一路通过第一反相器(G2)连接到第一与门(G5)的输入端上， 另一路与第二与门(G8)的输入端相连。
2.根据权利要求1所述的单线串行总线转换电路，其特征在于，所述环路连接的组合逻辑电路的连接方式具体为:第二 D触发器(D1)的原码输出端与第三D触发器(D2)的数据输入端相连；第三D触发器(D2)的原码输出端与第四D触发器(D3)的数据输入端相连；第四D触发器(D3)的原码输出端与第五D触发器(D4)的数据输入端相连；第一异或门(G6)的两个输入端分别与第二 D触发器(D1)的反码输出端和第三D触发器(D2)的原码输出端相连，第三异或门(G11)的两个输入端分别与第四D触发器(D3)的原码输出端和第五D触发器(D4)的原码输出端相连；第一异或门(G6)和第三异或门(G11)的输出端分别连接到第二异或门(G7)的两个输入端上；第一反相器(G2)的输出端、第二反相器(G4)的输出端以及第二 D触发器(D1)的反码输出端分别连接到第一与门(G5)的三个输入端上；控制信号端Ctr、第一 D触发器(Dtl)的原码输出端、第二异或门(G7)的输出端以及第五D触发器(D4)的反码输出端分别连接到第二与门(G8)的四个输入端上；或门(G3)的两个输入端分别与第一与门(G5)和第二与门(G8)的输出端相连；或门(G3) 的输出端连接到第二 D触发器(D1)的数据输入端上。
3.一种基于权利要求1或2所述的单线串行总线转换电路的总线协议，其特征在于: 将逻辑电平编码为时间域数据，时间域数据通过高/低电平持续时间来定义数据的逻辑值，并通过数据输出端Drat输出；时间域编码电路根据下表规则对数据进行编码:
【文档编号】G06F13/40GK103605626SQ201310488846
【公开日】2014年2月26日 申请日期:2013年10月17日 优先权日:2013年10月17日
【发明者】王兴全, 雷绍充 申请人:陕西万达信息工程有限公司