在多模总线的多引脚传输数据的方法及装置制造方法
【专利摘要】本发明提供许多不同的实施例以增加在多模总线上的许多引脚上同一方向进行数据传输的传输速度。该总线具有在该总线上传输的多个数据传输引脚。该总线也具有芯片选择引脚，以指示在该集成电路与另一集成电路之间是否正在进行通讯。该总线还具有时钟引脚。该总线还具有模式控制电路。在一模式下，两个数据传输引脚以相反方向在该集成电路与另一集成电路之间进行传输。在另一模式下，两个数据传输引脚以相同方向在该集成电路与另一集成电路之间进行传输。在某些实施例中，该总线根据串行外设接口标准。在许多实施例中，数据自该集成电路传输至另一集成电路，或是自另一集成电路传输至该集成电路。
【专利说明】在多模总线的多引脚传输数据的方法及装置
[0001]本申请是申请号为200710106554.X、 申请人:为旺宏电子股份有限公司、发明名称为“在多模总线的多引脚传输数据的方法及装置”的中国发明专利申请的分案。
[0002]相关申请
[0003]本申请要求于2006年6月2日所申请的美国临时申请N0.60/803，782与2006年7月6日所申请的美国临时申请N0.60/806, 704的优先权。
【技术领域】
[0004]本发明涉及串行外设接口(SPI)总线，其具有数据输出引脚以及数据输入引脚。
【背景技术】
[0005]例如串行外设接口的串行接口比并行接口传统上具有一优点，即串行外设接口具有较简单的连接方式。此外，随着时钟速度日益增加，并行接口在传输速度上的优点也变得越来越不重要。然而，在速度与简易性皆很重要的应用中，仍是希望能继续使用标准的串行外设接口(SPI)总线，而同时又能增加其传输速度。
【发明内容】
[0006]本发明的一个目的在于提供一种集成电路，其多个引脚与该集成电路连接，其中:该集成电路由这些弓丨脚中的其中单一弓I脚接收一指令；经由该引脚接收指令之后，集成电路由这些引脚接收一地址；及集成电路经由这些引脚输出数据。
[0007]本发明的另一个目的在于提供一种集成电路，其具有在集成电路与另一集成电路之间传输数据的总线。该总线具有多个引脚以及多个操作模式。该多个引脚包含:第一数据通讯引脚，以在该总线上进行通讯；第二数据通讯引脚，以在该总线上进行通讯；芯片选择引脚，以指示在该集成电路与另一集成电路之间是否正在进行通讯；以及时钟引脚，用以在该总线上提供时钟。该选择性操作模式包含:第一模式，在其中该第一数据通讯引脚与该第二数据通讯引脚以相反方向在该集成电路与另一集成电路之间进行通讯；以及第二模式，在其中该第一数据通讯引脚与该第二数据通讯引脚以相同方向在该集成电路与另一集成电路之间进行通讯。因为此通讯选择性地发生，所以此操作模式包含至少第一及第二操作模式。在许多实施例中，在至少一个操作模式(例如第一操作模式或是第二操作模式)，该数据通讯引脚以自该集成电路至另一集成电路，及/或自另一集成电路至该集成电路的方向进行数据通讯。
[0008]在某些实施例中，该总线使用多余周期以补偿另一集成电路的延迟。在某些实施例中，该总线根据串行外设接口标准。
[0009]在某些实施例中，多个引脚包括第一数据通讯引脚、第二数据通讯引脚、芯片选择引脚及时钟引脚；此时集成电路可经由第一数据通讯引脚接收指令，且经由第一数据通讯引脚与第二数据通讯引脚接收地址及输出数据。
[0010]在不同的实施例中，该集成电路是主集成电路或是从集成电路。[0011]在某些主集成电路的实施例中，多个引脚包括多个芯片选择引脚，该多个芯片选择引脚中的每一个指示在该主集成电路与一个别的从集成电路之间是否正在进行通讯。
[0012]在某些从集成电路的实施例中，该芯片选择引脚指示在该主集成电路与该从集成电路之间是否正在进行通讯。
[0013]在某些实施例中，此集成电路还包含存储器中。
[0014]本发明的另一目的在于提供一种数据传输方法，适用于一集成电路的一串行外设接口，此串行外设接口包含多个引脚，该数据传输方法包含下列步骤:集成电路经由这些引脚中的其中单一引脚接收一指令；依据此指令操作，集成电路经由这些引脚接收一地址；及集成电路经由这些引脚输出数据。
[0015]在某些实施例中，本发明的数据传输方法还包含下列步骤:
[0016]经由时钟引脚提供时钟给在该集成电路与另一集成电路之间传输数据的总线。
[0017]传输芯片选择信号以指示在该集成电路与另一集成电路之间是否正在进行数据传输。
[0018]选择性地在多个模式之一传输该数据，该多个模式至少包含第一模式及第二模式；其中在该第一模式中第一数据传输引脚与第二数据传输引脚以相反方向在该集成电路与另一集成电路之间进行传输；且在该第二模式中该第一数据传输引脚与该第二数据传输引脚以相同方向在该集成电路与另一集成电路之间进行传输。
[0019]其他的实施例在下文中描述。
[0020]本发明的又一目的在于提供一种在集成电路之间进行数据传输的装置，包含:
[0021]时钟功能装置，以提供时钟给在一集成电路与另一集成电路之间传输数据的总线。
[0022]传输芯片选择信号功能装置，以指示在该集成电路与另一集成电路之间是否正在进行数据传输。
[0023]选择性地在至少包含第一模式及第二模式中的一个传输数据功能装置，其中在该第一模式中第一数据传输引脚与第二数据传输引脚以相反方向在该集成电路与另一集成电路之间进行传输；且在该第二模式中该第一数据传输引脚与该第二数据传输引脚以相同方向在该集成电路与另一集成电路之间进行传输。
[0024]在某些实施例中，集成电路经由多个引脚中的一第一数据通讯引脚接收指令，且经由该多个引脚中的该第一数据通讯引脚与一第二数据通讯引脚接收地址及输出数据。
[0025]其他的实施例在下文描述，例如此总线根据串行外设接口标准。
【专利附图】
【附图说明】
[0026]图1示出根据本发明的一实施例的具有主及从集成电路的串行外设接口(SPI)配置。
[0027]图2为串行外设接口(SPI)集成电路的读取时钟示意图，其具有许多多余周期以补偿从集成电路的延迟。
[0028]图3为串行外设接口(SPI)集成电路的读取时钟示意图，其具有比图2更多的多余周期以补偿从集成电路的较长延迟。
[0029]图4为串行外设接口(SPI)集成电路的的操作模式流程图，其使用单一引脚来传输数据。
[0030]图5为串行外设接口(SPI)集成电路的操作模式流程图，其使用多个引脚来传输数据。
[0031]图6为串行外设接口(SPI)集成电路的传送数据的时钟示意图，其使用多个引脚以及两倍速(DDR)传送数据。
[0032]图7为串行外设接口(SPI)集成电路的传送数据的时钟示意图，其使用多个引脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据。
[0033]图8为串行外设接口(SPI)集成电路的传送数据的时钟示意图，其使用多个引脚以及仅在主从之间的一个方向上利用两倍速率(DDR)传送数据，具体而言是与图7相反的方向。
[0034]图9为根据本发明一实施例的包含非易失存储阵列的串行外设接口(SPI)集成电路的示例框图
[0035]主要元件符号说明
[0036]110主集成电路
[0037]100、101、102 从集成电路
[0038]CS#芯片选择
[0039]SCK串行时钟
[0040]MSI主数·据输入
[0041]SI从数据输入
[0042]SO从数据输出
[0043]IO输入及输出引脚
[0044]900非易失存储阵列
[0045]901列解码器
[0046]902字线
[0047]903行解码器
[0048]904位线
[0049]905总线
[0050]907数据总线
[0051 ]906感应放大器/数据输入结构
[0052]908偏压安排供应电压
[0053]909偏压安排状态机
[0054]911数据输入线
[0055]915数据输出线
[0056]950集成电路
【具体实施方式】
[0057]图1为具有主与从集成电路实施例的串行外设接口(SPI)配置示意图。
[0058]该串行外设接口(SPI)总线是串行接口，具有以下的信号:串行时钟(SCK)、主数据输出或从数据输入(MD0/SI)、主数据输入或从数据输出(MDI/S0)、以及芯片选择(CS#)。许多串行外设接口(SPI)的实施例具有两个配置位，时钟极性(CPOL)及时钟相位(CPHA)。因为串行时钟(SCK)具有独立的时钟信号，其是作为此串行外设接口(SPI)数据的专用时钟，所以该串行外设接口(SPI)是一个同步接口，即其不会将时钟信号包含于数据流本身之中。
[0059]时钟极性(CPOL)决定此位移时钟闲置状态是低电平(CPOL=O)或是高电平(CPOL=I)。时钟相位(CPHA)决定数据在哪一个时钟沿被位移进出(CPHA=O时，M0/SI数据在下降沿被位移出，而CPHA=I时，M0/SI数据在上升沿被位移进入)。因为每一位具有两个状态，如此可以允许四个不同的组合。两个串行外设接口(SPI)元件使用相同的时钟极性与相位设定彼此互相通信。
[0060]四个时钟极性与相位设定中的两个允许该串行外设接口(SPI)与不同的微带线元件通信，反之亦然。微带线为串行外设接口(SPI)的子集，且其是串行外设接口(SPI)的实施例。该微带线协定具有以下的固定的时钟极性与相位:SI (数据位移进入)在该串行时钟的上升沿被锁定，且SO(数据位移出)在该串行时钟的下降沿被改变。假如并没有数据被传送，串行时钟总是在低电平。
[0061]串行外设接口(SPI)的一实施例修改SI和SO引脚以进行更高速存取的操作。并不再将输入SI引脚仅专门作为指令/位址输入，且不再仅将输出SO引脚专门作为数据/状态输出，而是将SI和SO引脚两者同时作为输入或是同时作为输出。在指令/位址输入相位时，SI和SO引脚两者同时都作为输入引脚且自主元件接收输入数据。而在数据/状态输出相位时，SI和SO引脚两者同时都作为输出引脚且传送数据至主元件。因为此SI和SO引脚可以被用作为输入及输出引脚之用，在此处其被分别称为SI/S100和SI/S101。在此两个输入输出引脚的情况下，该操作指令的效率与传统仅使用输入SI引脚作为指令/位址输入，而仅将输出SO引脚作为数据/状态输出相比，其具有效率增加为两倍的优点。
[0062]图1显示串行外设接口(SPI)配置，其具有电连接至三个从集成电路元件100、101和102的主集成电路元件110。该主元件110的芯片选择引脚为CS#0、CS#1和CS#2，且分别电连接至各别从元件100、101和102的芯片选择引脚CS#。该主元件110的串行时钟(SCK)引脚电连接至从元件100、101和102的串行时钟(SCK)引脚。该主元件110的SI/SIOO (MSI/S100))引脚电连接至从元件100、101和102的SI/S100引脚。而该主元件110m S0/S101 (MSI/S101)引脚电连接至从元件100、101和102的S0/S101引脚。在此配置下，该主集成电路元件的MSIOO和MSIOl弓丨脚以及该从集成电路元件的SI/S100和S0/S101弓丨脚为双向输入/输出引脚。在指令输入相位时，MSIOO和MSIOl引脚作为主元件输出引脚，而该SI/S100和S0/S101引脚作为特定从元件的输入。相反地，在数据输出相位时，该SI/SIOO和S0/S101引脚作为特定从元件的输出引脚，而MSIOO和MSIOl引脚作为主元件输入。
[0063]图2为串行外设接口(SPI)集成电路的读取时钟示意图，其具有许多多余周期以补偿从集成电路的延迟。
[0064]在元件选择信号(CS#)在下降沿发出之后，8位指令被传送且由SI引脚接收以使能此两个输入/输出引脚进行相同方向的输入输出操作。该位址在串行时钟(SCK)的上升/下降沿被锁定，且位址数据在每一次串行时钟(SCK)的上升/下降沿位移两个位，在两个输入/输出引脚，即SI/S100和S0/S101间交错进行。该位址的第一和第二位由此主元件的MSIOO和MSIOl引脚传送，而由该从元件的SI/S100和S0/S101引脚同时接收。因此，位址位经由SI/SIOO和S0/S101引脚一次传递2位。位址位持续地被传送与接收直到24位位址传送被完成为止。根据串行时钟(SCK)的频率，某些特定数目N=0、0.5、1、1.5、2、2.5等的多余周期可以在位址的最后一位与输出数据的第一位之间被插入。该多余周期被用于从元件的内部运作。例如在4位的多余周期被插入之后，该数据开始于此多余周期结束之后在串行时钟(SCK)的上升/下降沿位移出来。该数据每一次由SI/SIOO和S0/S101引脚位移出2位。此一位组的数据仅需4个时钟上升/下降沿就可以被位移出。此2位输出利用此串行外设接口(SPI)总线两个引脚所产生的高效率数据输出的优点。与较简单的串行外设接口(SPI)比较，该串行外设接口(SPI)具有两倍数据输出效率以及较短的位址位输入时间。高效率接口增加了系统存取时间效率，以及在从元件操作等待时改善了整体系统性能。
[0065]图3为串行外设接口(SPI)集成电路的读取时钟示意图，其具有比图2更多的多余周期以补偿从集成电路的较长延迟。
[0066]图中显示具有8位假时钟周期的数据传输。需要较大数目的多余周期以配合从元件的内部运作，例如当从元件的内部运作较慢时，或是当该串行时钟(SCK)的频率高于利用较少多余周期运作的串行时钟(SCK)时，例如图2中所显示的四个位多余周期。多余周期的数目取决于串行时钟(SCK)的频率。在其他的实施例中，不同于8位的多余周期被使用，例如超过8位或是少于8位。
[0067]图4为串行外设接口(SPI)集成电路的操作模式流程图，其使用单一引脚(应加上即当成I位执行才与图中相符)来传输数据。
[0068]在步骤402，芯片选择信号(CS#)为低电平。在步骤404，与此使用单一串行外设接口(SPI)引脚来传输数据相关的读取指令编程码被送出。在步骤406，该24位位址被送至单一引脚来传输数据。在步骤408，等待8位多余周期。在步骤410，数据被储存于此单一引脚传输数据所指定的位址。在步骤412，芯片选择信号(CS#)变为高电平，这改变可以随时于步骤410中发生。
[0069]图5为串行外设接口(SPI)集成电路的操作模式流程图，其使用多个引脚来传输数据，且一定数目的多余周期于传送位址之后和数据被储存于该位址之前被插入。
[0070]在步骤502，芯片选择信号(CS#)为低电平。在步骤504，与此使用两个串行外设接口(SPI)引脚来传输数据相关的读取指令编程码被送出。在步骤506，该24位位址被交错送至此两个引脚来传输数据。在步骤508，等待N位2倍速假循环。在步骤510，数据被储存于此两个引脚传输数据所指定的位址。在步骤512，芯片选择信号(CS#)变为高电平，此改变可以随时于步骤510中发生。
[0071]图6为串行外设接口(SPI)集成电路的传送数据的时钟示意图，其使用多个引脚以及两倍速(DDR)传送数据。
[0072]不论是自主集成电路传送至从集成电路的位址，以及由此位址所储存的回传数据自从集成电路回传至主集成电路，两者皆以两倍速(DDR)传输。在两个方向上，两个引脚被用来交错传输数据，因此增加了传输速度。在另一实施例中，使用单一引脚而不是两个引脚来传输数据。
[0073]图7为串行外设接口(SPI)集成电路的传送数据的时钟示意图，其使用多个引脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据。[0074]自主集成电路传送至从集成电路的位址并没有以两倍速(DDR)传输。而由该位址所储存的数据自从集成电路回传至主集成电路，则是以两倍速(DDR)传输。在两个方向上，两个引脚被用来交错传输数据，因此增加了传输速度。在另一实施例中，使用单一引脚而不是两个引脚来传输数据。
[0075]图8为串行外设接口(SPI)集成电路的传送数据的时钟示意图，其使用多个引脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据，具体而言是与图7相反的方向。
[0076]自主集成电路传送至从集成电路的位址以两倍速(DDR)传输。而由此位址所储存的数据自从集成电路回传至主集成电路，则不是以两倍速(DDR)传输。在两个方向上，两个弓丨脚被用来交错传输数据，因此增加了传输速度。在另一实施例中，使用单一引脚而不是两个引脚来传输数据。
[0077]图9为根据本发明一实施例的包含非易失存储阵列的串行外设接口(SPI)集成电路的示例框图。
[0078]集成电路950包括在半导体衬底上使用电荷陷获结构非易失存储单元，例如浮动栅极、电荷陷获或是电阻元件(如相变化)所构成的存储阵列900。该存储单元阵列900可以是单独的存储单元、交错形成阵列或是在多个阵列中交错。列解码器901连接于在该存储阵列900中成列排列的多个字线902，行解码器903连接至在该存储阵列900中成行排列的多条位线904。在总线905上提供位址到行解码器903与列解码器901。在块906中感测放大器与数据输入结构通过数据总线907而连接至该行解码器903，通过该数据输入线911从在该集成电路950上的输入/输出端提供数据，或从其它在集成电路950内部或外部数据源提供数据到区块906的数据输入结构。在区块906中通过该数据输出线915从这些感测放大器提供数据至集成电路950上的输入/输出端，或提供数据至在集成电路950内部或外部的其他些数据目的地。偏压安排状态机909控制偏压安排供应电压908的应用，例如擦除确认及编程确认电压，与编程、擦除和读取此存储单元的安排，例如具有两倍速时钟及/或并行交错使用此两个串行外设接口(SPI)传输引脚。
[0079]在本发明已参考上述较佳实施例与例示公开,需要了解的是,这些实施例与例示仅为例示性的而为非用以限制本发明，对于本领域的技术人员而言，可轻易地实现各种的修改与结合，而这些修改与结合应落于本发明的精神与及下列权利要求所限定的范围中。
【权利要求】
1.一种一集成电路的串行外设接口，包含: 多个引脚与该集成电路连接，其中: 该集成电路由该多个引脚中的其中单一引脚接收一指令； 经由该引脚接收该指令之后，该集成电路由该多个引脚接收一地址；及 该集成电路经由该多个引脚输出数据。
2.如权利要求1所述的集成电路，其中该多个引脚包括第一数据通讯引脚、第二数据通讯引脚、芯片选择引脚及时钟引脚。
3.如权利要求2所述的集成电路，其中该集成电路经由该第一数据通讯引脚接收该指令，该集成电路经由该第一数据通讯引脚与该第二数据通讯引脚接收该地址及输出数据。
4.如权利要求2所述的集成电路，其中该集成电路模式还包含: 一控制电路，以控制至少该第一数据通讯引脚及该第二数据通讯引脚来选择性地在多个模式之一操作，包含: 第一模式，在其中该第一数据通讯引脚与该第二数据通讯引脚以相反方向在该集成电路与另一集成电路之间进行通讯； 第二模式，在其中该第一数据通讯引脚与该第二数据通讯引脚以相同方向在该集成电路与另一集成电路之间进行通讯。
5.如权利要求1所述的集成电路，其中该集成电路是主集成电路，且该多个引脚包括多个芯片选择引脚，每一该多个芯片选择引脚指示在该主集成电路与一个别的从集成电路之间是否正在进行通讯。
6.一种数据传输方法，适用于一集成电路的一串行外设接口，该串行外设接口包含多个引脚，该数据传输方法包含: 该集成电路经由该多个引脚中的其中单一引脚接收一指令； 依据该指令操作，该集成电路经由该多个引脚接收一地址；及 该集成电路经由该多个引脚输出数据。
7.如权利要求6所述的数据传输方法，还包含: 该集成电路经由该多个引脚中的一第一数据通讯引脚接收该指令，该集成电路经由该多个引脚中的该第一数据通讯引脚与一第二数据通讯引脚接收该地址及输出数据。
8.如权利要求7所述的数据传输方法，还包含: 选择性地在多个模式之一传输该数据，该多个模式至少包含第一模式及第二模式；其中在该第一模式中第一数据传输引脚与第二数据传输引脚以相反方向在该集成电路与另一集成电路之间进行传输；且在该第二模式中该第一数据传输引脚与该第二数据传输引脚以相同方向在该集成电路与另一集成电路之间进行传输。
9.如权利要求6所述的数据传输方法，还包含: 经由时钟引脚提供时钟给该集成电路；以及 传输芯片选择信号以指示该多个引脚是否正在进行数据传输。
【文档编号】G06F13/42GK103793354SQ201310571480
【公开日】2014年5月14日 申请日期:2007年6月1日 优先权日:2006年6月2日
【发明者】李俊毅, 张坤龙, 洪俊雄, 郭玉兰 申请人:旺宏电子股份有限公司