用于传送数据位序列的处理器布置和方法
【专利摘要】本发明提供了一种用于传送数据位序列的处理器布置和方法。该处理器布置包括：第一处理器；多个第二处理器，每个第二处理器包括被配置成生成处理器特定位掩码序列的位掩码发生器；其中，所述第一处理器包括被配置成生成第二处理器的处理器特定位掩码序列的位掩码发生器；其中，所述第一处理器被配置成使用所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码，以从而生成将被传送至一个第二处理器的处理器特定的被加位掩码的数据序列。
【专利说明】用于传送数据位序列的处理器布置和方法
【技术领域】
[0001]各种实施例一般地涉及用于传送数据位序列的处理器布置和方法。
【背景技术】
[0002]智能卡可以经由总线系统在CPU核与外围设备之间传送数据。必须针对诸如间谍行为的攻击对数据进行保护。出于这些目的，为数据提供动态掩码。外围设备上的成功的外部攻击可以使得例如通过错误归纳法来操纵外围设备、以使得外围设备可以接受并非意图用于此外围设备的某些数据成为可能。此外，可以从数据去除动态掩码。因此，对于攻击者来说在该操纵期间查看数据是可能的。到目前为止，还不知道预防这一点的已知实际方法。
【发明内容】
[0003]各种实施例提供了一种处理器布置，包括:第一处理器；多个第二处理器；每个第二处理器包括被配置成生成处理器特定位掩码序列的位掩码发生器；其中，第一处理器包括被配置成生成第二处理器的处理器特定位掩码序列的位掩码发生器；其中，第一处理器被配置成使用所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列对要被传送到所述一个第二处理器的数据位序列加位掩码，以便从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列。
【专利附图】
【附图说明】
[0004]在附图中，相似的参考表号贯穿不同的视图一般指示相同的部分。附图不一定是按比例绘制的，而是一般地着重于图示本发明的原理。在以下描述中，参考以下各图来描述本发明的各种实施例，在所述附图中:
图1示出了根据一个实施例的处理器布置；
图2示出了根据一个实施例的处理器布置；
图3示出了根据一个实施例的处理器布置；
图4示出了根据一个实施例的处理器布置；
图5示出了根据一个实施例的用于传送数据位序列的方法。
【具体实施方式】
[0005]下面的详细描述参考以例证的方式示出特定细节和其中可以实施本发明的实施例的附图。
[0006]词语“示例性”在本文中用来意指“充当示例、实例或例证”。不一定要将在本文中被描述为“示例性”的任何实施例或设计理解为相对于其他实施例或设计是优选的或有利的。
[0007]各种实施例提供了处理器布置，其中，可以防止外围从属电路上的间谍行为和/或攻击。
[0008]图1示出了根据一个实施例的处理器布置102。
[0009]处理器布置102可以包括:第一处理器104 ;多个第二处理器106a、106b、106c，每个第二处理器106a、106b、106c包括被配置成生成处理器特定位掩码序列MGa、MGb、MGc的位掩码发生器108a、108b、108c ;其中，第一处理器104可以包括被配置成生成第二处理器106a、106b、106c的处理器特定位掩码序列MGa、MGb、MGc的位掩码发生器112 ;其中，可以将第一处理器104可被配置成使用所述多个第二处理器106a、106b、106c中的一个第二处理器、例如106b所特定的处理器特定位掩码序列、例如MGb对将被传送至所述一个第二处理器、例如106b的数据位序列BS加位掩码，以便从而生成将被传送至所述一个第二处理器、例如106b的处理器特定的被加位掩码的数据序列BSMGb。
[0010]可以理解的是，虽然在图1中仅示出了三个第二处理器106a、106b、106c，但多个第二处理器可以不局限于三个，而是可以包括例如一个、两个、三个等，或者几十个或几百个或者甚至更多的第二处理器，其中，处理器的数目的上限可以例如取决于系统尺寸。
[0011]还可以理解的是，虽然在图1中作为示例将所述一个第二处理器示为是一个第二处理器106b，但可以理解的是，一个第二处理器可以指代任何一个第二处理器，例如106a或者例如106c。换言之，例如，可以将第一处理器104配置成使用多个第二处理器106a、106b、106c中的一个第二处理器、例如106a所特定的处理器特定位掩码序列、例如MGa对将被发送到所述一个第二处理器、例如106a的数据位序列BS加位掩码，以便从而生成将被传送至所述一个第二处理器、例如106a的处理器特定的被加位掩码的数据序列BSMGa。
[0012]图2示出了根据一个实施例的处理器布置202。
[0013]处理器布置202可以包括如已针对图1的实施例所述的第一处理器104。第一处理器104可以包括中央处理单元(CPU)。例如，第一处理器104可以包括CPU核。
[0014]处理器布置202可以包括多个第二处理器106a、106b、106c、106d,每个第二处理器106a、106b、106c、106d包括如已针对图1的实施例所述的位掩码发生器108a、108b、108c、108d。
[0015]可以经由一个或多个总线线路214来连接第一处理器104和多个第二处理器106a、106b、106c、106d。第一处理器104可以包括控制器电路,其可以被配置成向多个第二处理器106a、106b、106c、106d发送控制器电路指令。第一处理器104可以包括主处理电路且多个第二处理器106a、106b、106c、106d可以每个均包括从属处理电路。
[0016]多个第二处理器106a、106b、106c、106d中的每个第二处理器106a、106b、106c、106d可以包括位掩码发生器108a、108b、108c、108d。例如，一个第二处理器、例如106a可以包括一个位掩码发生器，例如108a。例如,一个第二处理器、例如106b可以包括一个位掩码发生器，例如108b，等等。
[0017]可以将每个位掩码发生器108a、108b、108c、108d配置成生成处理器特定位掩码序列MGa、MGb、MGc、MGd。例如，可以将一个位掩码发生器108a配置成生成处理器特定位掩码序列，例如MGa。例如，可以将位掩码发生器108b配置成生成处理器特定位掩码序列，例如，MGb，等等。
[0018]处理器特定位掩码序列可以指代如下位掩码序列:所述位掩码序列可以是已生成位掩码序列的处理器所独有的和/或其可以是已经被分配位掩码序列以供使用的处理器所独有的。例如，第一处理器104可以包括被配置成生成第二处理器106a、106b、106c、106d的处理器特定位掩码序列MGa、MGb、MGc, MGd的位掩码发生器212。换言之，可以将位掩码发生器212配置成生成相同的位掩码序列MGa、MGb、MGc, MGd，例如相同处理器特定位掩码序列，其与由第二处理器106a、106b、106c、106d和/或在其内部生成的那些相同，或者可以将其指定为被第二处理器使用，例如可以将其分配给第二处理器106a、106b、106c、106d的特定处理器以供使用而不是分配给除已被分配的处理器之外的任何其他处理器。
[0019]可以将第一处理器104配置成使用多个第二处理器106a、106b、106c、106d中的一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列BS加位掩码，以便从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列。例如，可以将第一处理器104配置成使用多个第二处理器106a、106b、106c、106d中的一个第二处理器、例如106a所特定的处理器特定位掩码序列MGa对将被发送到所述一个第二处理器106a的数据位序列、例如BS加位掩码，以便从而生成将被传送至所述一个第二处理器106a的处理器特定的被加位掩码的数据序列BSMGa。在这种情况下，可以理解的是，处理器特定位掩码序列MGa可以是所述一个第二处理器106a所特定的，因为相同的特定位掩码序列MGa可以由所述一个第二处理器106a、而不是任何其他第二处理器、例如106b、106c、106d生成和使用，该任何其他第二处理器可以生成它们自己的处理器特定位掩码序列，例如MGb、MGc、MGd。作为另一不例，可以将第一处理器104配置成使用多个第二处理器106a、106b、106c、106d中的一个第二处理器106b所特定的处理器特定位掩码序列MGb对将被发送到所述一个第二处理器106b的数据位序列、例如BS加位掩码，以便从而生成将被传送至所述一个第二处理器106b的处理器特定的被加位掩码的数据序列BSMGb。该不例可以适用于多个第二处理器106a、106b、106c、106d等中的每一个第二处理器。
[0020]换言之，借助于可从总线主机、即第一处理器104选择的各个掩码，例如各个掩码序列MGa、MGb、MGc、MGd，可以例如用掩码序列MGa、MGb、MGc、MGd单独地对从属数据加掩码。掩码数据BSMGa可以到达接收机，例如第二处理器106a，并且可以向数据仓(未示出)发送通过未授权从属、例如106b去掩码的任何尝试。只有所选从属106a可以生成(例如在内部生成)正确的掩码，以便成功地将数据去掩码。
[0021]可以将第一处理器014配置成使用所述一个第二处理器的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码；并使用另一第二处理器的另一处理器特定位掩码序列对将被传送至所述另一第二处理器的数据位序列加位掩码。例如，可以将第一处理器104配置成使用一个第二处理器106b的处理器特定位掩码序列MGa对将被传送至一个第二处理器106a的数据位序列、例如数据位序列BSl加位掩码；并且使用另一第二处理器106b的另一处理器特定位掩码序列MGb对将被传送至所述另一第二处理器106b的数据位序列、例如数据位序列BS2加位掩码。
[0022]可以将一个第二处理器配置成接收用所述一个第二处理器所特定的处理器特定位掩码序列加位掩码的特定的被加位掩码的数据序列，并使用所述一个第二处理器所特定的处理器特定位掩码序列来检索数据位序列。例如，可以将一个第二处理器106a配置成接收特定的被加位掩码的数据序列BSlMGa (其可能已被用所述一个第二处理器106a所特定的处理器特定位掩码序列MGa加位掩码)，并使用所述一个第二处理器106a所特定的处理器特定位掩码序列MGa来检索数据位序列BS1。由于位掩码序列MGa是一个第二处理器106a所特定的，即仅一个第二处理器106a可访问位掩码序列MGa，所以仅一个第二处理器106a可以通过使用处理器特定位掩码序列MGa检索数据位序列BSl来对特定的被加位掩码的数据序列BSlMGa进行去掩码。作为另一示例，可以将另一第二处理器106b配置成接收被用所述另一第二处理器106b所特定的处理器特定位掩码序列MGb加位掩码的特定的被加位掩码的数据序列BS2MGb，并且使用所述另一第二处理器106b所特定的处理器特定位掩码序列MGb来检索数据位序列BS2。由于位掩码序列MGb是另一第二处理器106b所特定的，即仅另一第二处理器106b可访问位掩码序列MGb，所以仅另一第二处理器106a可以通过使用处理器特定位掩码序列MGb检索数据位序列BS2，来对特定的被加位掩码的数据序列BSlMGb进行去掩码。
[0023]可以防止没有一个第二处理器所特定的处理器特定位掩码序列MGa的另一第二处理器从被用一个第二处理器所特定的处理器特定位掩码序列加位掩码的特定的被加位掩码的数据序列检索数据位序列。例如，可以防止没有一个第二处理器106a所特定的处理器特定位掩码序列MGa的另一第二处理器106b从被用一个第二处理器106a所特定的处理器特定位掩码序列MGa加位掩码的特定的被加位掩码的数据序列BSlMGa检索数据位序列BS1。
[0024]可以理解的是，处理器特定位掩码序列MGa可以不同于另一处理器特定位掩码序列MGb，使得每个处理器特定位掩码序列相对于另一个可以是唯一的。因此，通过使用各个掩码，可以防止经由否则可以自由地分发关键数据的总线的另一从属的攻击，因为该攻击不能开始，也不能检测数据的相关性。
[0025]正常地，可以经由总线系统将多个外围设备作为从属连接到主机(master)。例如，可以经由例如总线线路214的总线系统将诸如多个第二处理器106a、106b、106c、106d的多个外围设备作为从属连接到例如处理器104的主机。因此，处理器布置102可以包括来自单个主系统的多从属总线。
[0026]根据一个实施例，如图2中所示，第一处理器104可以包括位掩码发生器212，其中，位掩码发生器212可以包括一个或多个移位寄存器212a、212b、212c、212d、212e。
[0027]第一处理器104可以包括位掩码发生器212，其中，位掩码发生器212可以包括被配置成生成第二处理器106a、106b、106c、106d的处理器特定位掩码序列MGa、MGb、MGc、MGd的一个或多个移位寄存器212a、212b、212c、212d、212e。
[0028]可以将所述一个或多个移位寄存器212a、212b、212c、212d、212e的每个移位寄存器配置成生成多个第二处理器106a、106b、106c、106d中的一个第二处理器所特定的处理器特定位掩码序列。例如，可以将多个移位寄存器212a、212b、212c、212d、212e中的一个移位寄存器212a配置成生成多个第二处理器106a、106b、106c、106d中的一个第二处理器106a所特定的处理器特定位掩码序列MGa。例如，可以将移位寄存器、例如212a配置成生成位掩码序列MGa,其可以是多个第二处理器106a、106b、106c、106d中的一个第二处理器106a所特定的。作为另一示例，可以将移位寄存器、例如212b配置成生成位掩码序列MGb，其可以是多个第二处理器106a、106b、106c、106d中的一个第二处理器106b所特定的。
[0029]多个第二处理器106a、106b、106c、106d中的每一个可以包括位掩码发生器108a、108b、108c、108d，其中，每个位掩码发生器108a、108b、108c、108d可以包括被配置成生成处理器特定位掩码序列MGa、MGb、MGc、MGd的移位寄存器。例如，多个第二处理器中的每一个、例如第二处理器106a可以包括位掩码发生器，例如位掩码发生器108a。例如，每个位掩码发生器、例如位掩码发生器108a可以包括被配置成生成处理器特定位掩码序列、例如MGa的移位寄存器。多个第二处理器中的每一个、例如第二处理器106a可以包括位掩码发生器，例如位掩码发生器108a。作为另一示例，另一第二处理器、例如106b可以包括另一位掩码发生器，例如位掩码发生器108b，其可以包括被配置成生成另一处理器特定位掩码序列、例如MGb的移位寄存器。
[0030]图3示出了根据一个实施例的处理器布置302。
[0031]处理器布置302可以包括:第一处理器104 ;多个第二处理器106a、106b、106c、106d,每个第二处理器106a、106b、106c、106d包括被配置成生成处理器特定位掩码序列MGa、MGb、MGc、MGd的位掩码发生器(未示出，参见例如图2中的位掩码发生器108a_108d)；其中，第一处理器104可以包括位掩码发生器312NG，其被配置成生成第二处理器106a、106b、106c、106d的处理器特定位掩码序列MGa、MGb、MGc、MGd ;其中，可以将第一处理器104配置成使用多个第二处理器106a、106b、106c、106d中的一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列BS加位掩码，以从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列。
[0032]处理器布置302可以包括已针对处理器布置102、202所述的特征中的一个或多个或者全部，不同的是根据一个实施例，第一处理器104可以包括位掩码发生器312NG，其中，位掩码发生器312NG可以包括真随机数发生器(TRNG)。根据另一实施例，第一处理器104可以包括位掩码发生器312NG，其中，位掩码发生器312NG可以包括伪随机数发生器(PRNG)。
[0033]第一处理器104可以包括位掩码发生器312NG，例如TRNG，或者例如PRNG，位掩码发生器312NG被配置成生成多个不同的处理器特定位掩码序列MGa、MGb、MGc、MGd，其中，可以将第一处理器104配置成将所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列传送至所述多个第二处理器中的所述一个第二处理器，并且将所述多个第二处理器中的另一第二处理器所特定的另一处理器特定位掩码序列传送至所述多个第二处理器中的所述另一第二处理器。例如，可以将第一处理器104配置成将多个第二处理器106a、106b、106c、106d中的一个第二处理器106a所特定的处理器特定位掩码序列MGa传送至多个第二处理器106a、106b、106c、106d中的所述一个第二处理器106a,并将多个第二处理器106a、106b、106c、106d中的另一第二处理器106b所特定的另一处理器特定位掩码序列MGb传送至所述多个第二处理器106a、106b、106c、106d中的所述另一第二处理器106b。可以理解的是，所传送的处理器特定位掩码序列仅可以被特定选择的第二处理器使用而不可以被任何其他的另一第二处理器使用。换言之，可以将第一处理器104配置成将多个第二处理器106a、106b、106c、106d中的一个第二处理器106a所特定的处理器特定位掩码序列MGa传送至所述一个第二处理器106a而不是任何其他第二处理器,例如106b、106c、106d，并将多个第二处理器106a、106b、106c、106d中的另一第二处理器106b所特定的另一处理器特定位掩码序列MGb传送至所述另一第二处理器106b而不是任何其他处理器，例如106a、106c、106d。
[0034]可以将一个第二处理器配置成接收并存储处理器特定位掩码序列，并且可以将来自所述多个第二处理器的另一第二处理器配置成接收并存储另一处理器特定位掩码序列。例如，可以将一个第二处理器106a配置成接收并存储处理器特定位掩码序列MGa，并且可以将另一第二处理器106b配置成接收并存储另一处理器特定位掩码序列MGb。
[0035]在处理器特定位掩码序列MGa存储在一个第二处理器106a中且另一处理器特定位掩码序列MGb存储在另一第二处理器106b中的情况下，还可以将一个第二处理器106a配置成接收特定的被加位掩码的数据序列BSlMGa，其可能已被第一处理器104使用处理器特定位掩码序列MGa加位掩码，并且可以将一个第二处理器106a配置成使用一个第二处理器106a所特定的处理器特定位掩码序列MGa来检索数据位序列BSl，其中，处理器特定位掩码序列MGa可能已被从处理器104传送至一个第二处理器106a，并且其中，处理器特定位掩码序列MGa可以是一个第二处理器106a所特定的。此外，可以将另一第二处理器106b配置成接收特定的被加位掩码的数据序列BS2MBb，其可能已被第一处理器104使用处理器特定位掩码序列MGb加位掩码，并且可以将另一第二处理器106b配置成使用另一第二处理器106b所特定的处理器特定位掩码序列MGb来检索数据位序列BS2，其中，处理器特定位掩码序列MGa可能已被从处理器104传送至另一第二处理器106b，并且其中，处理器特定位掩码序列MGb可能是另一第二处理器106b所特定的。
[0036]根据一个实施例，多个第二处理器106a、106b、106c、106d中的每一个可以包括存储器316a、316b、316c、316d，其被配置成存储接收到的处理器特定位掩码序列MGa、MGb、MGc、MGd。根据另一实施例，多个第二处理器106a、106b、106c、106d中的每一个可以包括被配置成存储接收到的处理器特定位掩码序列的地址空间。
[0037]第一处理器104可以可选地包括存储器318，其被配置成存储生成的多个不同的处理器特定位掩码序列MGa、MGb、MGc、MGd。可以经由一个或多个总线线路、例如214 (例如214a)将多个不同的处理器特定位掩码序列MGa、MGb、MGc、MGd从存储器318传送至特定的多个第二处理器 106a、106b、106c、106d。
[0038]可以理解的是，根据各种实施例，已针对图1至3描述的实施例甚至可以包括以一组特定的第二处理器为目标。到目前为止，已将处理器特定序列示为包括可以仅仅是一个第二处理器所特定的位掩码序列。例如，可以将第一处理器104配置成传送多个第二处理器106a、106b、106c、106d中的一个第二处理器106a所特定的处理器特定位掩码序列MGa ；换言之，是到一个第二处理器106a而不是到任何其他第二处理器，例如106b、106c、106d。然而，可以理解的是，根据其他实施例，处理器特定位掩码序列可以是特定的一组第二处理器所特定的，指定的一组第二处理器包括一个或多个第二处理器。例如，可以将第一处理器104配置成传送多个第二处理器106a、106b、106c、106d中的一组第二处理器106a、106b所特定的处理器特定位掩码序列MGab。换言之，例如通过生成相同的位掩码序列MGab或者接收并存储可以从第一处理器104被传送的位掩码序列MGab，可以仅分配指定的一组第二处理器106a、106b使用特定位掩码序列MGab。可以理解的是，可能只有指定的一组第二处理器106a、106b能够使用处理器特定位掩码序列MGab来检索该数据序列。
[0039]图4示出了根据一个实施例的处理器布置402。
[0040]处理器布置402可以包括已针对处理器布置102、202、302描述的特征中的一个或多个或者全部，不同的是位掩码发生器412可以包括移位寄存器。移位寄存器412可以包括多个输出端，其可以被硬接线以产生多个不同的处理器特定位掩码序列MGa、MGb、MGc、MGd。可以将不同的处理器特定位掩码序列MGa、MGb、MGc、MGd中的每个传送至所述多个第二处理器106a、106b、106c、106d中的特定第二处理器，其中，它们中的每个可以被存储在所述多个第二处理器106a、106b、106c、106d中。根据其他实施例，作为将位掩码序列MGa、MGb、MGc> MGd传送至所述多个第二处理器的替代，多个第二处理器106a、106b、106c、106d可以包括位掩码发生器(未示出)，例如，其还可以包括被硬接线以产生所述多个不同的处理器特定位掩码序列MGa、MGb、MGc、MGd的移位寄存器。
[0041]根据各种实施例，例如，可以将已针对处理器布置102、202、302、402、第一处理器104和多个第二处理器106a、106b、106c、106d所述的实施例集成在单个设备中。可以将第一处理器104和多个第二处理器106a、106b、106c、106d集成在芯片卡设备中，例如根据IS0/IEC 7810的智能卡。第一处理器104可以包括发射机422，其被配置成将处理器特定的被加位掩码的数据序列传送至所述一个第二处理器；并且多个第二处理器106a、106b、106c、106d可以包括接收机424，其被配置成从第一处理器接收第二处理器特定的被加位掩码的数据序列。虽然仅在处理器布置402中示出了发射机-接收机，但可以理解的是，也可以将它们包括在处理器布置102、202、302中。
[0042]各种实施例、例如已针对图1至4中的处理器布置102、202、302、402所述的实施例示出了单主机多从属总线系统(处理器布置102、202、302、402)的构造，其中，可以经由不同的掩码发生器、例如108a、108b、108c、108d和112a、112b、112c、112d来应用从属单独掩码。每个从属、例如每个第二处理器106可以相应地属于发生器，例如位掩码发生器，其可以使掩码生成同步(如图2中的实施例中所示)。可以在从一般移位寄存器进行的非常简单的执行中生成掩码发生器。例如，每个掩码发生器可以是具有其自己的多项式(如图2中所示)的其自己的移位寄存器。替换地，可以通过移位寄存器的不同排列(如图4中的实施例中所示)来生成各个掩码。替换地，可以使用数发生器、例如TRNG、例如PRNG来生成其自己的多项式(如图3中所示)。
[0043]如图2和4中所示，可以选择附加掩码、例如MGe以向对地址空间的未使用区域的访问提供单独的掩码。结果，数据仅作为数据垃圾而到达从属处，例如可以用位序列MGe来对数据加掩码，MGe可以被用于对数据垃圾加掩码。当存在邻近于使用掩码的从属的、不使用掩码数据进行工作的从属时，其可能是特别关键的。因此，在最初可能已被分配给不再存在的安全从属的地址上的攻击可以保持没有结果，因为数据被发送到垃圾站。
[0044]图5示出了根据一个实施例的用于传送数据位序列的方法500。
[0045]方法500可以包括:
由多个第二处理器位掩码发生器中的每一个生成处理器特定位掩码序列(在510中)； 由第一处理器位掩码发生器生成第二处理器电路的处理器特定位掩码序列(在520
中)；
由第一处理器使用多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列(在530中)。
[0046]各种实施例提供了一种处理器布置，包括:第一处理器电路；多个第二处理器电路，所述多个第二处理器电路中的每一个包括被配置成生成处理器特定位掩码序列的位掩码发生电路；其中，第一处理器电路包括被配置成生成第二处理器电路的处理器特定位掩码序列的位掩码发生电路；其中，第一处理器电路被配置成使用所述多个第二处理器中的一个第二处理器电路所特定的位掩码序列对将被传送至所述一个第二处理器电路的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器电路的处理器电路特定的被加位掩码的数据序列。
[0047]各种实施例提供了一种处理器布置，包括:第一处理器；多个第二处理器；每个第二处理器包括被配置成生成处理器特定位掩码序列的位掩码发生器；其中，第一处理器包括被配置成生成第二处理器的处理器特定位掩码序列的位掩码发生器；其中，第一处理器被配置成使用所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列对要传送到所述一个第二处理器的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列。
[0048]根据一个实施例，第一处理器包括中央处理单元。
[0049]根据一个实施例，第一处理器和所述多个第二处理器经由一个或多个总线线路被连接。
[0050]根据一个实施例，第一处理器包括主处理电路且所述多个第二处理器每个均包括从属处理电路。
[0051]根据一个实施例，第一处理器包括位掩码发生器，其中，该位掩码发生器包括多个移位寄存器。
[0052]根据一个实施例，第一处理器包括位掩码发生器，其中，该位掩码发生器包括多个移位寄存器，所述多个移位寄存器被配置成生成第二处理器的处理器特定位掩码序列；其中所述多个移位寄存器中的一个移位寄存器被配置成生成所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列，
根据一个实施例，所述多个第二处理器中的每一个包括位掩码发生器，其中，每个位掩码发生器包括被配置成生成处理器特定位掩码序列的移位寄存器。
[0053]根据一个实施例，第一处理器包括位掩码发生器，其中，所述位掩码发生器包括真随机数发生器。
[0054]根据一个实施例，第一处理器包括位掩码发生器，其中，该位掩码发生器包括伪随机数发生器。
[0055]根据一个实施例，第一处理器包括被配置成生成多个不同的处理器特定位掩码序列的位掩码发生器，其中，所述第一处理器被配置成向所述多个第二处理器中的一个第二处理器传送所述多个第二处理器中的所述一个第二处理器所特定的处理器特定位掩码序列，并且向所述多个第二处理器中的另一第二处理器传送所述多个第二处理器中的所述另一第二处理器所特定的另一处理器特定位掩码序列。
[0056]根据一个实施例，所述一个第二处理器被配置成接收并存储处理器特定位掩码序列，并且其中，来自所述多个第二处理器的所述另一第二处理器被配置成接收并存储所述另一处理器特定位掩码序列。
[0057]根据一个实施例，所述多个第二处理器中的每一个包括被配置成存储接收到的处理器特定位掩码序列的存储器。
[0058]根据一个实施例，所述多个第二处理器中的每一个包括被配置成存储接收到的处理器特定位掩码序列的地址空间。
[0059]根据一个实施例，第一处理器包括位掩码发生器，其中，该位掩码发生器包括移位寄存器。
[0060]根据一个实施例，第一处理器被配置成:使用所述一个第二处理器的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码；并使用另一第二处理器的另一处理器特定位掩码序列对将被传送至所述另一第二处理器的数据位序列加位掩码。
[0061]根据一个实施例，所述一个第二处理器被配置成接收用所述一个第二处理器所特定的处理器特定位掩码序列被加位掩码的特定的被加位掩码的数据序列，并且使用所述一个第二处理器所特定的处理器特定位掩码序列来检索所述数据位序列。
[0062]根据一个实施例，防止没有所述一个第二处理器所特定的处理器特定位掩码序列的另一第二处理器从被用所述一个第二处理器所特定的处理器特定位掩码序列加位掩码的所述特定的被加位掩码的数据序列检索所述数据位序列。
[0063]根据一个实施例，所述第一处理器和所述多个第二处理器被集成在单个设备中。
[0064]根据一个实施例，所述第一处理器和所述多个第二处理器被集成在芯片卡设备中。
[0065]根据一个实施例，第一处理器包括被配置成向所述一个第二处理器传送处理器特定位掩码数据序列的发射机；并且其中，所述多个第二处理器包括被配置成接收来自第一处理器的第二处理器特定的被加位掩码的数据序列的接收机。
[0066]各种实施例提供了一种处理器布置，包括:第一处理器电路；多个第二处理器电路，所述多个第二处理器电路中的每一个包括被配置成生成处理器特定位掩码序列的位掩码发生电路；其中，第一处理器电路包括位掩码发生电路，所述位掩码发生电路被配置成生成第二处理器电路的处理器特定位掩码序列；其中，第一处理器电路被配置成使用所述多个第二处理器中的一个第二处理器电路所特定的位掩码序列对将被传送至所述一个第二处理器电路的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器电路的处理器电路特定的被加位掩码的数据序列。
[0067]各种实施例提供了一种用于传送数据位序列的方法，该方法包括:由所述多个第二处理器位掩码发生器中的每一个生成处理器特定位掩码序列；由第一处理器位掩码发生器生成第二处理电路的处理器特定位掩码序列；由第一处理器使用所述一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述多个第二处理器中的所述一个第二处理器的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列。
[0068]虽然已经参考特定实施例特别地示出并描述了本发明，但本领域的技术人员应理解的是，在不脱离由所附权利要求定义的本发明的精神和范围的情况下可以在其中进行形式和细节方面的各种修改。因此由所附权利要求来指示本发明的范围，并且因此意图涵盖落在权利要求的等价物的意义和范围内的所有改变。
【权利要求】
1.处理器布置，包括: 第一处理器； 多个第二处理器，每个第二处理器包括被配置成生成处理器特定位掩码序列的位掩码发生器； 其中，所述第一处理器包括被配置成生成第二处理器的处理器特定位掩码序列的位掩码发生器； 其中，所述第一处理器被配置成使用所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器的处理器特定的被加位掩码的数据序列。
2.根据权利要求1所述的处理器布置， 其中，所述第一处理器包括中央处理单元。
3.根据权利要求1所述的处理器布置， 其中，所述第一处理器和所述多个第二处理器经由一个或多个总线线路被连接。
4.根据权利要求1所述的处理器布置， 其中，所述第一处理器包括主处理电路，以及 其中，所述多个第二处理器每个均包括从属处理电路。
5.根据权利要求1所述的处理器布置， 其中，第一处理器包括位掩码发生器，其中，所述位掩码发生器包括多个移位寄存器。
6.根据权利要求1所述的处理器布置， 其中，所述第一处理器包括位掩码发生器，其中，所述位掩码发生器包括多个移位寄存器，所述多个移位寄存器被配置成生成第二处理器的处理器特定位掩码序列； 其中，所述多个移位寄存器中的一个移位寄存器被配置成生成所述多个第二处理器的一个第二处理器所特定的处理器特定位掩码序列。
7.根据权利要求6所述的处理器布置， 其中，所述多个第二处理器中的每一个包括位掩码发生器，其中，每个位掩码发生器包括被配置成生成处理器特定位掩码序列的移位寄存器。
8.根据权利要求1所述的处理器布置， 其中，第一处理器包括位掩码发生器，其中，所述位掩码发生器包括真随机数发生器。
9.根据权利要求1所述的处理器布置， 其中，第一处理器包括位掩码发生器，其中，所述位掩码发生器包括伪随机数发生器。
10.根据权利要求1所述的处理器布置， 其中，所述第一处理器包括位掩码发生器，所述位掩码发生器被配置成生成多个不同的处理器特定位掩码序列， 其中，所述第一处理器被配置成:将所述多个第二处理器中的一个第二处理器所特定的处理器特定各位掩码序列传送到所述多个第二处理器中的所述一个第二处理器，以及将所述多个第二处理器中的另一第二处理器所特定的另一处理器特定位掩码序列传送到所述多个第二处理器中的所述另一第二处理器。
11.根据权利要求10所述的处理器布置， 其中，所述一个第二处理器被配置成接收并存储处理器特定位掩码序列，以及其中，来自所述多个第二处理器的所述另一第二处理器被配置成接收并存储所述另一处理器特定位掩码序列。
12.根据权利要求11所述的处理器布置， 其中，所述多个第二处理器中的每一个包括被配置成存储接收到的处理器特定位掩码序列的存储器。
13.根据权利要求11所述的处理器布置， 其中，所述多个第二处理器中的每一个包括被配置成存储接收到的处理器特定位掩码序列的地址空间。
14.根据权利要求1所述的处理器布置， 其中，第一处理器包括位掩码发生器，其中，所述位掩码发生器包括移位寄存器。
15.根据权利要求1所述的处理器布置， 其中，所述第一处理器被配置成:使用所述一个第二处理器的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码；以及 使用另一第二处理器的另一处理器特定位掩码序列对将被传送至所述另一第二处理器的数据位序列加位掩码。
16.根据权利要求1所述的处理器布置， 其中，所述一个第二处理器被配置成接收被用所述一个第二处理器所特定的处理器特定位掩码序列加位掩码的特定的被加位掩码的数据序列，并且使用所述一个第二处理器所特定的所述处理器特定位掩码序列来检索所述数据位序列。
17.根据权利要求16所述的处理器布置， 其中，防止没有一个第二处理器所特定的处理器特定位掩码序列的另一第二处理器从被用所述一个第二处理器所特定的处理器特定位掩码序列加位掩码的所述特定的被加位掩码的数据序列检索所述数据位序列。
18.根据权利要求1所述的处理器布置， 其中，所述第一处理器和所述多个第二处理器被集成在单个设备中。
19.根据权利要求1所述的处理器布置， 其中，所述第一处理器和所述多个第二处理器被集成在芯片卡设备中。
20.根据权利要求1所述的处理器布置， 其中，所述第一处理器包括被配置成向所述一个第二处理器传送处理器特定位掩码数据序列的发射机；以及 其中，所述多个第二处理器包括被配置成从第一处理器接收第二处理器特定的被加位掩码的数据序列的接收机。
21.—种处理器布置,包括: 第一处理器电路； 多个第二处理器电路，所述多个第二处理器电路中的每一个包括被配置成生成处理器特定位掩码序列的位掩码发生电路； 其中，所述第一处理器电路包括被配置成生成第二处理器电路的处理器特定位掩码序列的位掩码发生电路； 其中，所述第一处理器电路被配置成使用所述多个第二处理器中的一个第二处理器电路所特定的位掩码序列对将被传送至所述一个第二处理器电路的数据位序列加位掩码，以从而生成将被传送至所述一个第二处理器电路的处理器电路特定的被加位掩码的数据序列。
22.一种用于传送数据位序列的方法，该方法包括: 由多个第二处理器位掩码发生器中的每一个生成处理器特定位掩码序列； 由第一处理器位掩码发生器生成第二处理器电路的处理器特定位掩码序列； 由第一处理器使用所述多个第二处理器中的一个第二处理器所特定的处理器特定位掩码序列对将被传送至所述一个第二处理器的数据位序列加位掩码，以从而生成将被传送至所述一个 第二处理器的处理器特定的被加位掩码的数据序列。
【文档编号】G06F13/38GK103914422SQ201310734412
【公开日】2014年7月9日 申请日期:2013年12月27日 优先权日:2012年12月28日
【发明者】F.克卢格, S.佐内卡尔布 申请人:英飞凌科技股份有限公司