一种串行数据传输系统的制作方法
【专利摘要】本实用新型公开了一种串行数据传输系统。该系统包括主机和多个从机；主机包括依次串接的主串行收发器、主CRC校验器、总线控制器和主存储器，每一个从机包括依次串接的从串行收发器、从CRC校验器、数据处理器和从存储器；主串行收发器通过串行总线中的数据总线连接各从串行收发器，总线控制器通过串行总线中的地址总线、使能信号线和错误信号线连接各数据处理器。本实用新型支持任意节点间的数据传输，从节点可扩展，数据发送与接收有独立的控制信号集与收发器，可实现全双工数据传输，数据传输率高，硬件结构简单，保密性好，成本低，抗干扰能力强。
【专利说明】一种串行数据传输系统
【技术领域】
[0001]本实用新型属于数据传输【技术领域】，更具体地，涉及一种串行数据传输系统。
【背景技术】
[0002]随着运动控制向高速高精密方向发展，设计一套高性能的运动控制体系需要考虑的因素以及需要处理的信息也越来越多，在大多数情况下，仅依靠一块板卡很难完成所有的工作。在多处理器精密运动控制体系结构中，各板卡负责完成相应的信息处理，并通过板卡间的互联来达到数据交互与综合的目的。此时，板间的数据传输系统对整个运动控制体系至关重要。
[0003]数据传输方式分为并行和串行两种。并行传输可以在多条并行的信道上一次传输多位数据，这样单次数据传输量大，但是信道多、占用资源多且由于信道间信号串扰限制了并行传输的速度。串行传输只能在一条信道上一次传输一位数据，虽然单次传输的数据量小，但是其传输速度比并行的传输速度快，且信道少，成本低，易于实现。
[0004]目前，在互联速率达到Gbps的系统中，高速串行技术迅速取代传统的并行技术，成为业界主流。高速串行技术不仅能够带来更高的性能、更低的成本和更简化的设计，而且还克服了并行的速度瓶颈，还节省了 I/o资源，使印制板的布线更简单。然而，现有的Gbps级速率串行传输系统大多中采用FPGA+高速光纤，该方式可实现较远节点间数据传输，可靠性高，但需要专门的串行数据收发器，对于近距离数据传输而言，硬件复杂、成本较高，最重要的是无法实现多节点间通信。
实用新型内容
[0005]针对现有技术的以上缺陷或改进需求，本实用新型提供了一种串行数据传输系统，支持任意节点间的数据传输，从节点可扩展，数据发送与接收有独立的控制信号集与收发器，可实现全双工数据传输，数据传输率高，硬件结构简单，保密性好，成本低，抗干扰能力强。
[0006]为实现上述目的，本实用新型提供了一种串行数据传输系统，其特征在于，包括主机和多个从机；所述主机包括依次串接的主串行收发器、主CRC校验器、总线控制器和主存储器，每一个所述从机包括依次串接的从串行收发器、从CRC校验器、数据处理器和从存储器；所述主串行收发器通过串行总线中的数据总线连接各从串行收发器，所述总线控制器通过串行总线中的地址总线、使能信号线和错误信号线连接各数据处理器；所述主串行收发器和各从串行收发器用于接收数据总线上的数据包，还用于发送数据包至数据总线，所述主CRC校验器和各从CRC校验器用于获取待发送的有效数据的CRC校验码并将其加入相应的数据帧，还用于校验接收到的有效数据，所述主存储器和各从存储器用于存储有效数据，所述总线控制器用于控制所述串行数据传输系统的运行和完成主机端的数据处理，各数据处理器用于根据所述总线控制器的控制信号配合所述主机完成从机端的数据处理。
[0007]优选地，所述数据总线包括发送数据总线和接收数据总线，所述地址总线包括发送地址总线和接收地址总线，所述使能信号线包括发送使能信号线和接收使能信号线，所述错误信号线包括发送错误信号线和接收错误信号线；所述发送数据总线、所述发送地址总线、所述发送使能信号线和所述发送错误信号线属于发送总线，所述接收数据总线、所述接收地址总线、所述接收使能信号线和所述接收错误信号线属于接收总线，所述发送总线和所述接收总线相互独立。
[0008]优选地，所述主串行收发器和各从串行收发器均为FPGA内部集成的高速串行收发器。
[0009]总体而言，通过本实用新型所构思的以上技术方案与现有技术相比，具有以下有益效果:
[0010](I)主串行收发器和各从串行收发器为FPGA内部集成的高速串行收发器，能充分利用FPGA内部逻辑资源，硬件结构简单，保密性好、成本低；串行传输，占用I/O 口少，布线简单。
[0011](2)支持任意节点间的数据传输，主节点与从节点间依靠串行总线直接传输，各从节点间以主节点作为中转站实现传输。
[0012](3)从节点可扩展，各从节点有单独的节点地址，将新节点搭载在总线上并配以新节点地址即可实现。
[0013](4)数据发送与接收有独立的控制信号集与收发器，可实现全双工数据传输，数据传输率高。
[0014](5)差分线传输,抗干扰能力强。
【专利附图】
【附图说明】
[0015]图1是本实用新型实施例的串行数据传输系统的结构示意图；
[0016]图2是本实用新型实施例的串行数据传输系统的数据传输时序图。
【具体实施方式】
[0017]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0018]如图1所示，本实用新型实施例的串行数据传输系统包括主机和多个从机(从机
1、...、从机n，n大于或等于I且η为整数)。其中，主机包括主串行收发器、主CRC校验器、总线控制器和主存储器，主串行收发器、主CRC校验器、总线控制器和主存储器依次串接。每个从机均包括从串行收发器、从CRC校验器、数据处理器和从存储器，从串行收发器、从CRC校验器、数据处理器和从存储器依次串接。主串行收发器通过串行总线中的数据总线连接各从串行收发器，总线控制器通过串行总线中的地址总线、使能信号线和错误信号线连接各数据处理器。
[0019]该串行数据传输系统可完成任何节点间的数据传输,其中，从机与主机间的数据交互可直接依靠主串行收发器和从串行收发器完成，而从节点间的数据交互需经主机中转，虽然增大了从节点的数据传输延时，但大大简化了总线结构。[0020]主串行收发器和从串行收发器用于接收数据总线上的数据包，还用于发送数据包至数据总线。数据包包括数据对齐符、若干数据帧(由有效数据与校验码组成)和结束符。主CRC校验器和从CRC校验器用于获取待发送的有效数据的CRC校验码并将其加入相应的数据帧中，还用于校验主串行收发器和从串行收发器接收到的有效数据。总线控制器用于控制整个串行数据传输系统的运行和主机端的数据处理。主存储器和从存储器用于存储主机和从机的有效数据。数据处理器用于根据总线控制器的信号配合主机完成从机端的数据处理。
[0021]随着集成电路工艺的不断进步，现场可编程门阵列(FPGA)芯片内部已集成了能实现高速数据收发的通用数据传输平台(General Data Transfer Platform, GTP)收发器模块，为串行连接提供低风险低成本的解决方案。本实用新型实施例的串行数据传输系统中，主串行收发器和各从串行收发器为FPGA内部集成的高速串行收发器。
[0022]图2是本实用新型实施例的串行数据传输系统的数据传输时序图，发送与接收总线相互独立。
[0023]发送过程:当发送使能信号TEn为高电平时，主CRC校验器得出待发送的有效数据的CRC校验码，并将其加在数据包Valid TData中相应的数据帧中经主串行收发器发送出去。各数据处理器检测总线控制器输出的发送使能信号TEn，有效时将对应的从机地址匹配发送地址信号TAddr，匹配成功的从机准备接收数据包Valid TData0当从机完成逗号对齐后，从CRC校验器对数据帧进行CRC校验，校验通过则表示接收到的有效数据正确，拉低发送错误信号TErr，并将有效数据存入从存储器，否则表示接收到的有效数据错误，拉高发送错误信号TErr，通知主机重新发送上一帧数据，主机发送完数据包后拉低发送使能信号TEn，该数据发送过程结束。
[0024]接收过程:当接收使能信号REn为高电平时，主机准备接收数据包ValidRData，各数据处理器检测总线控制器输出的接收使能信号REn，有效时将对应的从机地址匹配接收地址信号RAddr，匹配成功的从机的从CRC校验器得出待接收的有效数据的CRC校验码，并将其加在数据包Valid RData中相应的数据帧中经从串行收发器发送出去。当主机完成逗号对齐后，主CRC校验器对数据帧进行CRC校验，校验通过则表示接收到的有效数据正确，拉低接收错误信号RErr，并将有效数据存入主存储器，否则表示接收到的有效数据错误，拉高接收错误信号RErr，通知从机重新发送上一帧数据，主串行收发器接收到结束符后拉低接收使能信号REn，该数据接收过程结束。
[0025]本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种串行数据传输系统，其特征在于，包括主机和多个从机； 所述主机包括依次串接的主串行收发器、主CRC校验器、总线控制器和主存储器，每一个所述从机包括依次串接的从串行收发器、从CRC校验器、数据处理器和从存储器； 所述主串行收发器通过串行总线中的数据总线连接各从串行收发器，所述总线控制器通过串行总线中的地址总线、使能信号线和错误信号线连接各数据处理器； 所述主串行收发器和各从串行收发器用于接收数据总线上的数据包，还用于发送数据包至数据总线，所述主CRC校验器和各从CRC校验器用于获取待发送的有效数据的CRC校验码并将其加入相应的数据帧，还用于校验接收到的有效数据，所述主存储器和各从存储器用于存储有效数据，所述总线控制器用于控制所述串行数据传输系统的运行和完成主机端的数据处理，各数据处理器用于根据所述总线控制器的控制信号配合所述主机完成从机端的数据处理。
2.如权利要求1所述的串行数据传输系统，其特征在于，所述数据总线包括发送数据总线和接收数据总线，所述地址总线包括发送地址总线和接收地址总线，所述使能信号线包括发送使能信号线和接收使能信号线，所述错误信号线包括发送错误信号线和接收错误信号线； 所述发送数据总线、所述发送地址总线、所述发送使能信号线和所述发送错误信号线属于发送总线，所述接收数据总线、所述接收地址总线、所述接收使能信号线和所述接收错误信号线属于接收总线，所述发送总线和所述接收总线相互独立。
3.如权利要求1或2所述的串行数据传输系统，其特征在于，所述主串行收发器和各从串行收发器均为FPGA内部集成的高速串行收发器。
【文档编号】G06F13/38GK203658995SQ201320877596
【公开日】2014年6月18日 申请日期:2013年12月27日 优先权日:2013年12月27日
【发明者】李源, 周云飞, 霍立刚, 蔡得领 申请人:华中科技大学