在多重图案化光刻期间用于冲突检测的eda工具和方法
【专利摘要】本发明提供了在多重图案化光刻期间用于冲突检测的EDA工具和方法。方法，包括：访问表示集成电路（IC）的层的布局的数据，集成电路（IC）的层的布局具有限定电路图案的多个多边形，该电路图案将在位于半导体衬底的单个层上方的多（N）个光掩模之间进行划分，其中，N大于2。该方法还包括：输入具有多个顶点的冲突图，识别第一顶点和第二顶点，第一顶点和第二顶点中的每个均连接至第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，以及合并第一顶点和第二顶点以形成简化图。该方法还包括：检测具有冲突的简化图中的至少一个或多个顶点。在一方面，该方法通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
【专利说明】在多重图案化光刻期间用于冲突检测的EDA工具和方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年03月14日提交的美国临时专利申请第61/781，098号的权益，其全部内容结合于此作为参考。
【技术领域】
[0003]本发明通常涉及半导体制造，且更具体地，涉及半导体衬底的多重图案化。
【背景技术】
[0004]在半导体制造工艺中，由于衍射，在约45纳米(nm)半间距处，光刻胶图案的分辨率开始模糊。为了继续使用所购买的更大技术节点的制造装置，已经开发出多重曝光方法。
[0005]多重曝光或多重图案化技术(MPT)包括连续使用两个或多个不同的掩模在衬底的单个层上形成图案。如果仅使用两种掩模来图案化层，则该技术被称为双重曝光。双重曝光的一种形式被称为双重图案化技术(DPT)。在DPT中，依次使用第一和第二掩模以图案化相同的层。只要每种掩模内的图案符合用于技术节点的相关的最小间隔距离，使用两种掩模所形成的图案的组合就可以包括比最小间隔距离更小的间隔。MPT允许线段，并在一些情况下，允许更复杂的形状在相同掩模上由垂直段和水平段形成。因此，MPT提供灵活性且通常允许整个IC布局显著减少。
[0006]在图论中，MPT是类似于布局划分的M-着色问题的布局划分方法，其中M是用于曝光单层的掩模的数量(并且，M也等于衬底的单层上方的光刻胶的曝光次数，其中，使用相应不同的掩模来实施每次曝光)。例如，如果使用两种掩模(双重图案化，DPT)，通常将图案称为分配的两种“颜色类型”之一。其中，颜色对应于光掩模分配。
[0007]在不违反最小间隔设计规则的情况下，当没有办法将所有的电路图案都分配给给定数量的光掩模时，对于给定数量的光掩模，存在MPT原生冲突(native conflict)。会存在分配给同一种光掩模的至少两个电路图案，使得与由给定技术节点的设计规则所确定的最小间隔距离相比，这两个电路图案彼此保持更接近。例如，在将三个光掩模用于曝光单个层的MPT (三重图案化技术，TPT)的情况下，如果在不违反三种掩模中的至少一个的最小间隔距离设计规则的情况下，没有办法将该层的电路图案在三种掩模之间进行划分，则存在三重图案化原生冲突。设计者在不增加掩模的数量的情况下，可以通过改变布局来解决MPT冲突。
【发明内容】
[0008]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括:访问表示集成电路(IC)的层的布局的数据，所述集成电路(IC)的层的布局包括限定电路图案的多个多边形，所述电路图案在用于多重图案化半导体衬底的单个层的多个(N个)光掩模之间进行划分，其中，N大于2 ;输入具有表示所述电路图案的多个顶点的冲突图；识别所述多个顶点中的第一顶点和第二顶点，所述第一顶点和所述第二顶点均连接至所述多个顶点中的第三顶点和第四顶点，其中，所述第三顶点和所述第四顶点连接至冲突图的相同的边；合并所述第一顶点和所述第二顶点以形成简化图；以及检测具有冲突的所述简化图中的至少一个或多个顶点。
[0009]该方法还包括:重复识别所述第一顶点和所述第二顶点以及合并所述第一顶点和所述第二顶点的步骤，其中，所述第一顶点和所述第二顶点连接至所述多个顶点中的第三顶点和第四顶点，所述第三顶点和所述第四顶点连接至所述冲突图的相同的边，并且实施进行重复的步骤，直至不能进一步找到第一顶点和第二顶点。
[0010]该方法还包括:报告所述简化图中具有自连接的所述简化图中的至少一个或多个顶点作为第一类型的冲突。
[0011]在该方法中，所述检测还包括:检测所述简化图中的顶点之间的直接连接边作为第二类型的冲突。
[0012]该方法还包括:当未找到冲突或已解决冲突时，实施布局着色。
[0013]该方法还包括:通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
[0014]该方法还包括:解决任何检测到的冲突；以及当已解决所述检测到的冲突时，将所述布局的电路图案分配给相应的光掩模。
[0015]该方法还包括:计算相同的边的三角形边权重(TEW)，其中，所述相同的边的TEW指示所述冲突图中邻接所述相同的边的三角形的数量。
[0016]在该方法中，如果所述相同的边的TEW大于1，则重复识别所述第一顶点和所述第二顶点以及合并所述第一顶点和所述第二顶点的步骤，并且如果所述相同的边的TEW小于2，则实施冲突检测和报告。
[0017]根据本发明的另一方面，提供了一种系统，包括:非暂时性计算机可读存储介质，用于存储表示集成电路(IC)的层的布局的数据，所述集成电路(IC)的层的布局包括限定电路图案的多个多边形，所述电路图案在用于多重图案化半导体衬底的单个层的多个(N个)光掩模之间进行划分，其中，N大于2 ；EDA工具，被配置为:输入具有表示所述电路图案的多个顶点的冲突图；识别所述多个顶点中的第一顶点和第二顶点，作为包括在同一个所述光掩模中的候选电路图案；合并所述第一顶点和所述第二顶点以形成简化图；以及检测具有冲突的所述简化图中的至少一个或多个顶点。
[0018]在该系统中，所述EDA工具被配置为重复识别所述第一顶点和所述第二顶点以及合并所述第一顶点和所述第二顶点的步骤，其中，所述第一顶点和所述第二顶点连接至所述多个顶点中的第三顶点和第四顶点，所述第三顶点和所述第四顶点连接至所述冲突图的相同的边，并且实施进行重复的步骤，直至不能进一步找到第一顶点和第二顶点。
[0019]在该系统中，所述EDA工具被配置为通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
[0020]在该系统中，报告具有自连接的至少一个或多个顶点是报告第一类型的冲突。
[0021]在该系统中，所述EDA工具被配置为从所述简化图中的顶点之间的边中检测第二类型的冲突。
[0022]在该系统中，所述EDA工具被配置为当未找到冲突或当已解决冲突时，实施布局着色。
[0023]在该系统中，所述EDA工具被配置为:计算相同的边的三角形边权重(TEW)，所述相同的边的TEW指示所述冲突图中邻接所述相同的边的三角形的数量。
[0024]在该系统中，所述EDA工具被配置为:如果所述相同的边的TEW大于1，则重复识别所述第一顶点和所述第二顶点以及合并所述第一顶点和所述第二顶点的步骤，以及实施冲突检测。
[0025]根据本发明又一方面，提供了一种编码有计算机程序指令的非暂时性计算机可读存储介质，使得当通过计算机执行所述计算机程序指令时，所述计算机实施包括以下步骤的方法:输入具有表示一个或多个电路图案的多个顶点的冲突图；合并满足预定标准的所述多个顶点的子集，以形成简化图；以及检测具有冲突的所述简化图中的至少一个或多个顶点。
[0026]在该非暂时性计算机可读存储介质中，当执行所述计算机程序指令时，使得计算机计算具有端部顶点对的所述简化图中的边的三角形边权重(TEW)，其中，所述多个顶点的子集连接至所述边的端部顶点，并且所述边的TEW指示所述冲突图中邻接所述边的三角形的数量。
[0027]在该非暂时性计算机可读存储介质中，当执行所述计算机程序指令时，使得计算机通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
【专利附图】
【附图说明】
[0028]图1和图2示出了根据一个实施例通过由MPT且更具体地使用三重图案化光刻(TPL)所形成的光掩模而形成的多边形的平面图。
[0029]图3不出了根据一个实施例将IC的布局分解成TPL的三种掩模。
[0030]图4A至图4C示出了根据一个实施例使用冲突图的冲突。
[0031]图4D示出了根据一个实施例的冲突图内的三角形边权重计算。
[0032]图5示出了根据一个实施例的TPL冲突检测和解决方案的方法。
[0033]图6示出了根据一个实施例的TPL冲突检测和解决方案的另一种方法。
[0034]图7A至图7G示出了根据一个实施例的图4或图5的方法的各个步骤的图形表示。
[0035]图8A至图SE示出了根据一个实施例示出合并颜色一致的顶点的方法的流程图和相应的冲突图。
[0036]图9是根据一个实施例示出冲突检测和报告的方法的流程图。
[0037]图10不出了根据一个实施例表不冲突检测和报告实例的多个冲突图。
[0038]图1lA至图1lD示出了根据一个实施例示出顶点合并的方法的流程图和相应的冲突图。
[0039]图12示出了根据一个实施例示出顶点合并的另一种方法的冲突图。
[0040]图13示出了根据一个实施例示出当使用预定的掩模时合并顶点的方法的冲突图。
[0041]图14A和图14B示出了根据一个实施例示出当将组标记分配给相同掩模时合并顶点的方法的图形。
[0042]图15是用于将缝合图案(stitch)插入以上视图中公开的各个布局的系统的一个实施例的框图。
【具体实施方式】
[0043]该示例性实施例的说明书旨在结合附图进行阅读，附图被认为是的整个书面说明书的一部分。在说明书中，诸如“下部”、“上部”、“水平的”、“垂直的”、“在…之上”、“在…下方”、“向上”、“向下”、“顶部”和“底部”的相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)应该解释为是指论述的附图中所描述或所示出的方位。这些相对术语是为了便于描述，而不要求以特定的方位构造或操作装置。
[0044]通过光刻技术制造集成电路，光刻技术包括形成导线和形状(诸如但不限于IC的互连层中的铜线，或IC的有源器件层中的扩散区域)。这些导线和形状通常被称为图案或多边形。使用光刻形成这些图案也被称为“图案化”。在几何尺寸小于45nm技术节点时，衍射效应使它难以用现有的193nm激光装置使用单次曝光来清楚地曝光光刻胶中紧密间隔的图案。用两种或多种光掩模曝光IC的单层的方法被称为多重图案化。多重图案化技术可以延长昂贵的193nm光刻装置的使用寿命。例如，多重图案化方法包括双重图案化(每层两种掩模)或三重图案化(每层三种掩模)。
[0045]一般来说，如果IC的层中的图案可以在三个不同掩模之间划分(分配)，则可以通过三重图案化来成功地曝光那个层，使得在每个单独的掩模内，没有两种图案比最小间隔距离(由技术节点依赖的设计规则所限定的)更彼此接近。为了便于显示，通常以相应不同的颜色绘制分配给用于曝光相同层的相应不同的掩模的图案。因此，使用给定的掩模分配给要被曝光的光刻胶的图案组称为被分配相同的“颜色”。在此所描述的方法的编程计算机实施方式的一些实施例中，显示设备使用相同颜色显示分配给单个光掩模的所有电路图案。
[0046]在一些情况下，提出的在三种不同的掩模之间划分图案导致一种掩模具有比最小间隔距离更彼此接近的两个图案，被称为冲突的情况。通过将图案重分配给不同的光掩模，可以解决一些冲突。然而，如果在不具有比最小间隔距离更彼此接近的单种掩模的两个图案的情况下，没有办法在三个不同掩模之间划分那个层的图案，则存在三重图案化原生冲突。通过设计(布局)变化或先进的技术(诸如，把单个电路图案拆分成两个邻接的部分，每一部分由相应的掩模进行图案化，并缝合在一起。)可以解决原生冲突。
[0047]将通过单个光掩模清楚地形成的相邻的图案之间的最小间隔由用于正使用的工艺的设计规则和技术文件来确定。在此使用的术语“用于三重图案化的最小间隔”是指用于三重图案化光刻的最小间隔(根据设计规则)，并且以下也简称为SPtpl或G0。比SPtpl更小的间隔称为亚-SPtpl或亚GO距离。任何给定的两个多边形之间的最小间隔SPtpl或GO都取决于技术节点(例如，20nm、14nm)和多边形之间的几何形状(例如，段(run)到段、端(end)到端、端到段)。对于将相邻的多边形间隔开小于可应用的SPtpl或GO距离的距离的每个序列，掩模分配可以首先制成循环形式。因此，对于TPL，将间隔开亚-SPtpl或亚GO距离的六个多边形分配给三种掩模(例如，指定和“C”)的初始分配可以是A-B-C-A-B-C。
[0048] 解决原生冲突的一种解决方案包括增加分配给相同掩模的两个图案之间的间隔并将它们缝合。参照图1的TPL实例,三种掩模用于曝光输入布局10中的一层。第一掩模形成图案IlA和11B，第二掩模形成图案12A，并且第三掩模形成图案13A。诸如图案IlB和12A的间距小于最小间隔距离SPtpl的两个图案被分配给不同的掩模。
[0049]注意，通过图1中的掩模11、12和13来形成的各个图案，并且在图3和图7中示出了用于在三种或多种掩模之间分配多边形(表示电路图案)的方法的简单实例。例如，布局15可以具有形成表不电路图案的多边形的第一掩模11、第二掩模12和第三掩模13。因为四个图案可以分配给三个光掩模，使得没有一种掩模具有间隔开的距离小于最小间隔距离的两个图案，所以这种布局不具有三重图案化原生冲突。
[0050]与图1的布局15相反，图2的布局17包括三重图案化原生冲突，这是由于在不违反最小间隔距离设计规则的情况下，所表示的六个图案11至16不能被分配给三个光掩模。没有将六个图案11至16分配给三个不同掩模的组合，使得没有一种掩模具有彼此间隔开的距离小于最小间距SPtpl的图案对。
[0051]例如，如果图案16分配给掩模1，且图案11分配给掩模2，则图案13必须分配给掩模3 (因为图案13与图案16 (掩模I)和图案11 (掩模2)间隔开小于SPtpl的距离)；且图案14必须分配给掩模2 (因为图案14与图案16 (掩模I)和图案13 (掩模3)间隔开小于SPtpl的距离)。图案12必须分配给掩模I (因为图案12与图案14 (掩模2)和图案13 (掩模3)间隔开小于SPtpl的距离。然后，为了清楚地图案化，图案15不能分配给任何掩模，因为它与图案11 (掩模2)、图案13 (掩模3)和图案12 (掩模I)间隔开小于SPtpl的距离。
[0052]根据一些实施例，在将图案分配给光掩模之前，方法检测TPL冲突(例如，通过分析图3的输入布局22的相邻的图案之间的间距)。该方法利用冲突图(如下面参考图4A至图4C的进一步解释的)以确定在没有冲突的情况下适用于布局的掩模或颜色分配。使用在此所描述的技术，该方法降低了快速检测TPL (或MPT)冲突的复杂性，并降低了 TPL或MPT冲突的数量以帮助设计者确定违规行为。由于在其他环境中应用整数线性规划(ILP)的不可接受的运行时间，使得应用ILP来检测TPL冲突效率较低。
[0053]参照图3，示出了 TPL布局分解的工艺20，其中，冲突图(CG) 24用于示出一层中的所用图案之间的间距关系。在冲突图24中绘制输入布局22，每个顶点(24A、24B和24C)都对应于布局22中的相应的电路图案(22A、22B和22C)。边(21、23和25)对应于顶点之间(24A和24B、24B和24C以及24C和24A)的亚SPtpl间距。接下来，将图案分配给相应的光掩模，冲突图26包括三个顶点的掩模或颜色分配。没有一个顶点24A、24B和24C通过边21、23、25连接至具有相同颜色的另一个顶点。这表明，没有一个电路图案与使用相同的光掩模曝光衬底上的另一个电路图案间隔开小于最小间隔距离SPtpl。最后表示的布局28包括颜色(掩模)分配，以用于对应于冲突图26的三个着色顶点(26A、26B和26C)的每个电路图案28A (掩模1)、28B (掩模2)和28C (掩模3)。
[0054]图4A至图4C示出了使用单个冲突图32 (其表示具有顶点32A至32H和边33A至33P的输入布局)的TPL冲突检测实例30。注意，在图4A至图4C的论述中，术语“冲突”是指间隔开的距离小于最小间隔设计规则距离SPtpl的两个图案。在一些情况下，通过重分配由不同掩模所形成的一个或多个图案可以解决冲突。术语“原生冲突”是指不存在没有冲突的掩模分配组的布局。通过改变布局可以解决原生冲突。首先提供没有颜色或掩模分配的布局和输入冲突图32。该解决方案包括在相同掩模内使连接顶点对的边的数量最小化。作为一个实例，如图4B所示，在具有顶点34A至34H和边35A至35P的一个图案34中，找到了五(5)个TPL潜在冲突。在冲突图34中，通过顶点34A、34B、34F、34G、34D之间的边35A、35G、350、35J和3?表示五个TPL潜在冲突。这些是冲突，因为使用三重图案化将间隔开的距离小于最小距离的图案被分配给相同掩模。这些冲突不是如以上所解释的原生冲突。通过寻找分配给相同掩模的彼此间隔开的距离小于最小间隔设计规则(用于使用用于特定的潜在掩模分配组的相同掩模进行图案化)两个图案来识别这些冲突，但是设计者可以选择不同的掩模分配组以解决或减少冲突。例如，在图4C中，对于相同的布局，在具有顶点36A至36H和边37A至37P的颜色图案36中的边370和37M处仅找到两个TPL潜在冲突。由分配给相同掩模(例如，相同颜色的相邻的顶点)并且间隔开的间距小于SPtpl (由图4B中的边35A、35G、350、35J和3?或图4C中的边370和37M表示)的相邻的图案指示这些冲突。
[0055]在此使用术语“三角形边权重”(TEW)和“着色一致”以便利冲突检测分析。图内的一条边的TEW指示该图中包括该边的三角形的数量(其中，每个三角形包括3个顶点，并且每个顶点通过表示相应的亚-SPtpl间距的边连接至其他两个顶点)。每个三角形都表示三个电路图案，其中，每个电路图案都与其他两个图案间隔开小于SPtpl的相应的间距。
[0056]如在此所限定的，当两个顶点均连接至一条边的两个端点时，这两个顶点被称为“着色一致”。当两个顶点着色一致时，两个顶点都连接的边的TEW大于I。如果两个顶点连接至相同的边的两个端点，则两个顶点(例如，图4D中的顶点c和d)着色一致。例如，在图4D中，边61包括在两个三角形中:三角形a-b-c和三角形a-b-d。因此，图4D中的边61的TEW是2，因为图60中包括边61的三角形的数量是2。
[0057]在图4D中，在顶点“a”和“b”之间所形成的边61的TEW是2，表明顶点a和b和连接这两个顶点的边61由两组图案共用，其中两组图案中的每组都包括三个电路图案，其中，每个电路图案与其他两个图案间隔开小于SPtpl的相应的间距。因此，根据“着色一致”的定义:边61包括在两个三角形中:三角形a-b-c和三角形a-b-d ;因此边61的TEW是2 ;顶点c和d均具有连接至边61的端部顶点(a和b)的边；所以两个端点顶点“c”和“d”的着色关系是着色一致。
[0058]图4D示出了根据布局(未示出)所构建的冲突图60。布局中的电路图案在冲突图60中通过顶点a至d表示。相邻的顶点对之间的每个亚-SPtpl间隔由冲突图60中的边61至65表示。着色一致的顶点是在简化图中可以合并成单个顶点的顶点以便利进行在此描述的分析。如果两个顶点(例如，图4D中的顶点c和d)均通过中介边连接至相同的边(例如，图4D中的边61)的两个端点，则两个顶点(c、d)被称为着色一致。例如，图4D中的两个顶点c和d均通过中介边61至64连接至相同的边61的端点a、b。在该实例中，边61的两个端点位于顶点a和b处，并且顶点c和d通过相应的边62和63连接至顶点a且通过边64和65连接至顶点b。因此顶点。和d满足着色一致顶点的定义。
[0059]图5是示出用于冲突检测和解决方案的方法40的流程图。在此描述的和如图5中所示的分析期间，冲突图内的所有着色一致顶点对合并成合并顶点。对与合并成简化图的合并顶点的顶点相对应的两个或多个图案进行冲突检查。(注意:“着色一致”的定义不保证合并成最终合并顶点的任何两个原始顶点之间不会存在任何冲突)。根据这个方法，在合并顶点内，如果任何两个图案彼此间隔开亚-SPtpl间距，则识别出“主要冲突”，表明这两个图案不能被分配给相同掩模。通过识别可以合并成简化图的合并顶点的原始冲突图的两个或多个顶点，该方法便利识别要评估的用于三重图案化冲突的更小的顶点对组。因此，合并顶点表示包括在同一个光掩模中的两个或多个候选图案。合并顶点也用作识别设计者应当首先解决的主要冲突的顶点，以降低剩余(次要)冲突的复杂性或消除剩余(次要)冲突。
[0060]在步骤42中，在接收输入布局(对于IC设计，诸如图1中的布局10)之后，方法寻找如以上参考图4D所限定的“着色一致”的顶点。
[0061]在图5的步骤43中，如果找到着色一致的顶点，则实施步骤44。如果没有找到，则实施步骤45。
[0062]在步骤44中，如果找到着色一致的顶点对，则合并着色一致的顶点。也就是说，将着色一致的顶点合并成(即，替换为)单个顶点以显示在简化版本的冲突图(“简化图”)上，从而便利冲突图中的三重图案化冲突的识别。对于简化图(参照图7C)内的每一种颜色，简化图是具有将每个着色一致顶点合并成相应的单个顶点的图形。在步骤42中继续寻找着色一致的顶点。因此，附加的原始顶点可以被合并成合并顶点。
[0063]在步骤45中，如果没有找到进一步的着色一致的顶点，则方法寻找简化图中的冲关。
[0064]在步骤46中，使用简化图确定是否有冲突。如果找到冲突，则实施步骤47至48。如果没有冲突，则实施步骤49。
[0065]如果在步骤46中存在冲突，则例如，如图7C和7D所示，在步骤47中将该冲突报告为主要或次要冲突。将原始冲突限定为通过原始冲突图中的边连接合并成简化图中的单个顶点的两个顶点的情况。例如，在图7A至图7C中，图7A的布局71由图7B的冲突图72表示。顶点a和f是着色一致的顶点，并且可以合并；图7B的顶点a和g也是着色一致的顶点并且可以合并。因此,顶点a，f和g合并成图7C的图形73的顶点A。
[0066]应当注意的是，基于相同的定义，顶点f和g不是着色一致的顶点对。顶点f连接至包括在两个三角形中且TEW为2的两条边72G和72H。顶点g连接至包括在两个三角形中且TEW为2的两条边721和72J。边72G、72H、72I或72J中没有一条连接至顶点f和g。因此，顶点f和g均不连接至TEW为2的任何边的端点，并且顶点f和g不能被分配给彼此相同的掩模(即使在该分析阶段，它们被合并成单个顶点A)而没有任何冲突。
[0067]以下参考图9和图10描述了合并成单个顶点的非着色一致的顶点对的处理。
[0068]图7B的着色一致的顶点b和d合并成图7C的图形73的顶点B。
[0069]图7B的着色一致的顶点c和e合并成图7C的图形73的顶点C。同样，图7B的着色一致的顶点c和h合并成图7C的图形73的点顶C。顶点e和h着色不一致，这是因为关系类似于在顶点f和g的情况下的以上所描述。顶点e和h通过图7B的图形72中的边72M连接。因此，顶点e和h不能被分配给彼此相同的掩模(即使在该分析阶段，它们被合并成单个顶点C)而没有任何冲突。
[0070]在该实例中，合并顶点A内的顶点f和g通过图7B中的边720 (指示亚SPtpl间距)连接。类似地，合并顶点C内的顶点e和h通过图7B中的边72M (指示亚SPtpl间距)连接。因为其中的每个均表示相应的顶点对(f和g ;e和h)，因此边720和72M存在主要冲突，该相应的顶点对已合并成简化图73中的相应的单个顶点(A或C)但是通过原始冲突图72中的边(720、72M)连接。
[0071]在这种情况下，简化图中的合并顶点表示具有连接两个顶点的亚SPtpl边的这两个顶点，并且在下面称为“自连接”。图7C示出了自连接的合并顶点A和C的图形表示。回路73A和73C分别是自连接的顶点A和C的图形指示物，并且在一些实施例中，为了便于识另O，计算机实施的工具将简化图73中的这些回路73A和73C显示在显示设备上。简化图73中的自连接的顶点(A或C)指示冲突图72中通过一条边所连接的两个相邻的顶点在该分析阶段已被分配给相同的颜色。例如，彼此间隔开的距离小于SPtpl的两个相邻的电路图案被分配为使用相同的光掩模来形成。
[0072]再次参照图5，在步骤48中，解决检测到的冲突(例如，通过图案平移、缝合插入或重布线)。图案平移是指或包括用于使用光掩模图案化IC层的光刻胶的曝光，相对于衬底平移掩模，以及使用相同的光掩模再次曝光相同的层。缝合插入包括用第一掩模曝光单个电路图案或线的第一部分和用第二掩模曝光相同电路图案或线的剩余部分，其中，两种掩模曝光较小的重叠区域。重布线包括对具有亚最小间隔的图案进行重布线，使得不再具有亚最小间隔。如果在步骤46中没有找到冲突或在步骤48中解决了该冲突，则在步骤49中，在提供具有掩模分配数据的输出文件(将用于产生光掩模以图案化集成电路层)之前，将布局的电路图案分配给相应的光掩模(即，着色的)以通过TPL实现布局。
[0073]图6示出了 TPL冲突检测和解决方案的方法50的一些实施例的流程图。方法50包括如以上参考图4D的图形60所述的三角形边权重(TEW)计算和着色一致的顶点的合并。着色一致的顶点的合并包括由简化图(参照图7B和图7C)中的单个节点或顶点来代替冲突图中的2个或多个节点(或顶点)。
[0074]在步骤51中，实施三角形边权重(TEW)计算。对于图形内的给定的边，确定该图形中包括该边的三角形的数量；该数量是该边的TEW。对于图形中的每条相应的边，确定相应的三角形边权重。
[0075]在步骤52中，确定图形是否具有连接至TEW至少为2的边的端点的顶点对。如上所述，通过边连接至TEW大于或等于2的相同的边的端点的两个顶点被定义为“着色一致”。如果图形具有着色一致的顶点对，则实施步骤53。如果没有着色一致的边，则实施步骤54。
[0076]在步骤53中，合并冲突图的两个着色一致的顶点。基于具有代替两个着色一致的顶点的合并顶点的图形，在步骤53之后，重复步骤51和52。重复步骤51至53，直到在步骤52期间，在图形中没有找到着色一致的标志。
[0077]如果没有剩余着色一致的边(即，图中没有一条边具有大于I的TEW)，则该方法移至步骤54。
[0078]在步骤54中，实施冲突检测和报告。
[0079]—旦检测到冲突，则在步骤55中可以使用多种技术中的一种来解决该冲突，该多种技术可以包括缝合图案、重布线或扩大两个相邻的图案之间的间距。
[0080]参照图7A至图7G，以图形的方式示出了用于如图7A所示的输入布局71中的图案a至h的TPL冲突检测和解决方案的方法。输入布局71表示电路布局，其中，每个图案a至h都以如以上解释的多边形或图案的形式表示导线和形状。
[0081]在将着色一致的顶点合并在简化图73之前(其中，顶点3^和8合并为1”，顶点b和d合并为“B”，并且顶点c、e和h合并为“C”)，提供图7A的输入布局71和图7B的冲突图72。在简化图中，三个顶点A、B和C表示原始顶点a至g。
[0082]在图7B中，冲突图72包括顶点a至g和边72A至72P。例如，如结合图4D所解释的，由于两个顶点a和f连接至边72F的两个端点e和b，所以顶点a和f着色一致。因此，顶点a、f被称为着色一致。由于两个顶点a和g连接至边72K的两个端点h和d，所以顶点a和g着色一致。因此，顶点a、g被称为着色一致。
[0083]另一方面，基于相同的定义，顶点f和g彼此着色不一致。顶点f连接至包括在两个三角形中并且TEW为2的两条边72G和72H。顶点g连接至包括在两个三角形中并且TEW为2的两条边721和72J。边72G、72H、72I和72J中没有一条连接至顶点f和g。因此，顶点f和g不都连接至TEW为2的任何边的端点，并且顶点f和g不能被分配给彼此相同的掩模而没有任何冲突。尽管如此，在此描述的分析中，此时三个顶点a、f和g可以合并成顶点A。随后，该方法检测并纠正合并顶点中的任何冲突。
[0084]因此，a、f和g被合并为图7C的简化图73中的“A”。图7B的着色一致的顶点b和d被合并成图7C的图形73的顶点B。图7B的着色一致的顶点c和e被合并成图7C的图形73的顶点C。同样地，图7B的着色一致的顶点c和h被合并成图7C的图形73的顶点C。因为关系类似于在顶点f和g的情况中的以上描述，所以顶点e和h着色不一致。因此，如上所述，合并顶点C是自连接的顶点。
[0085]如图7B中的边720所示(并且由图7C中的A处的自连接线73A表示)，在顶点f和g之间检测到一个主要冲突，顶点f和g间隔开小于SPtpl的间距，并且不能分配给相同的掩模。如图7B中的边72M所示(并且由图7C中的C处的自连接线73C表示)，在e和h之间检测到另一个主要冲突，顶点e和h间隔开小于SPtpl的间距，并且不能分配给相同的掩模。检测到的冲突被报告，并且可以由在边72M和720处(其对应于图7C的边73A和73C)具有冲突的着色冲突图74表示。着色冲突图74对应于图7E的着色布局76。
[0086]图7D的冲突图74用于通过图案平移或通过如图7F的修改的冲突图75所示的缝合图案来解决检测到的冲突。
[0087]如上所解释的，图7D示出了在缝合之前的用于布局71的掩模分配(“颜色”)的冲突图74。图7F示出了在缝合之后的用于布局71的掩模分配(“颜色”)的冲突图75。如图7G所示，将图7A的图案h划分成两个部分hi和h2。将部分hi和h2中的每个都分配给相应不同的掩模(颜色)。不管用于形成部分hi和h2的掩模之间的配准误差(registrat1nerror)怎样，图案hi和h2具有称为缝合图案的较少的重叠，以确保连续性。如图7G所示，将图7A的图案划分成两个部分fl和f2。将部分fl和f2中的每个都分配给相应不同的掩模。不管用于形成部分fl和f2的掩模之间的配准误差怎样，图案fl和f2具有较少的重叠，以确保连续性。图7G示出了在缝合之后与冲突图75相对应的着色的布局77。
[0088]图7F是在插入两个缝合图案之后的着色布局的冲突图75。消除了顶点e和h之间的冲突；顶点hi具有与顶点e和a不同的颜色(掩模分配);并且顶点hi没有到达顶点d或g的边连接。消除了顶点f和g之间的冲突；顶点f2具有与顶点c和g不同的颜色(掩模分配)；并且顶点f2没有到达顶点e或b的边连接。因此，在该实例中，解决这两个主要冲突通过缝合(参照图7G)来消除布局中的所有冲突。图7F中的每个顶点具有与通过相应的边连接的每个其他顶点不同的颜色(掩模分配)。
[0089]参照图8A，流程图80 (和相应的冲突图8B至图8E)示出了合并着色一致的顶点的工艺。从步骤82开始，其中，作为输入提供为着色一致的顶点的两个顶点Vl和v2 (诸如，分别为图8B的冲突图82A中的“a”和“f”)。接下来，在步骤84中，如果v2的所有相邻的顶点都没有直接连接至vl，则将v2的所有相邻的顶点直接连接至vl。在图8C的冲突图84A中，“g”是尚未连接至vl (或“a”)的v2 (或“f”)的唯一相邻的顶点，因此，如图SC所示，在“ a”和“ g”之间进行连接85。
[0090]在步骤86中，如图8C的冲突图84A和图8D的冲突图86A所示，该方法去除v2或“f”的所有相邻的连接，其中，去除f的相邻的连接85A、85B、85C和85D。在步骤88中，在提供具有集成电路的布局的输出之前，去除v2或“f”本身。图SE的冲突图88A通过示出v2或“f”的去除而对应于步骤88，并反映步骤88。
[0091]参照9和图10，冲突检测和报告的方法90的流程图包括:在步骤91中提供诸如冲突图的输入以及在步骤92中找到冲突顶点(诸如简化冲突图中的自连接顶点)或多个冲突顶点。如图10所示，简化冲突图91A中的自连接顶点92A表示冲突图95A中的顶点f和g之间的直接连接形式的主要冲突。类似地，简化图91A中的自连接顶点92C表示冲突图95A中的顶点e和h之间的直接连接形式的另一个主要冲突。
[0092]图10的冲突图96A、96B、96C示出了次要冲突，次要冲突表示简化冲突图91A的顶点之间的所有边(直接连接)。次要冲突是两个相邻的图案间隔开小于SPtpl的距离但是未合并成彼此相同的合并顶点的情况，所以该图案当前不被分配为使用相同的光掩模进行图案化。例如，简化冲突图91A中的边96A’表示原始顶点b、d (其被合并成顶点B)中的任何一个和原始顶点c、e和h (其被合并成顶点C)中的任何一个之间的所有边，即,冲突图96A中的边96A1、96A2、96A3和96A4。如果集合e、b、c、d、h内的具有亚SPtpl间距的任何相邻的图案对均被分配给相同的光掩模，则将存在冲突。因此，次要冲突表示如果两个图案被分配给相同的掩模则可能发生冲突的情况。次要冲突本质上提供了一种警告:当前分配给不同光掩模的两个相邻的图案不应被重分配给相同的掩模。因此，连接至边96A1、96A2、96A3、96A4中的任何一条的相邻的顶点不应被重分配给彼此相同的掩模。简化冲突图91A中的连接96B’表示原始顶点a、f和g (其被合并成顶点A)中的任何一个和原始顶点b和d (其被合并成顶点B)中的任何一个之间的所有边，S卩，冲突图96B中的边96B1、96B2、96B3和96B4。因此，连接至边96B1、96B2、96B3和96B4中的任何一条的相邻的顶点不应被重分配给彼此相同的掩模。简化冲突图91A中的连接96C’表示原始顶点a、f和g (其被合并成顶点A)中的任何一个和原始顶点c、e和h (其被合并成顶点C)中的任何一个之间的所有边，即，冲突图96C中的边96C1、96C2、96C3、96C4、96C5和96C6。因此，连接至边96C1、96C2、96C3、96C4、96C5和96C6中的任何一条的相邻的顶点不应被重分配给彼此相同的掩模。
[0093]在图9的判定框93中，如果不存在冲突顶点，则以用于特定集成电路设计的布局的形式提供输出。
[0094]如果在步骤93中存在冲突，则在提供输出之前，在步骤95中报告主要冲突(例如，C的相邻的顶点“f”和“g”以及A的相邻的顶点“e”和“h”)，且然后在步骤96中报告次要冲突。报告主要冲突的步骤包括报告导致冲突的图案。报告次要冲突的步骤包括报告破坏冲突图案的着色关系的图案。冲突的报告可以被报道，并被电路设计者以多种形式(包括列举存储在文件中的边)进行存取。也可以在显示器上以图形输出的形式出现表示冲突的冲突报告。例如，参照图10，其中，顶点“A”和顶点“C”是自连接顶点，并且其中，在冲突图95A中报告主要冲突。在用于每个单独的光掩模(颜色)的冲突图96A、96B和96C中报告次要冲突。
[0095]图1lA是示出顶点合并的方法110的流程图，且图1lB至图1lD示出了表示方法中各个步骤的相应的冲突图。方法110开始于输入冲突图并进行至步骤111，其中，找到所有着色一致的顶点。
[0096]在步骤112中，计算潜在冲突的数量。例如，通过计算由两个着色一致的顶点之间的边所表示的边数量来计算冲突。例如，再次参考图10，边112A处的顶点A和B之间的潜在冲突的数量是共计四条边的边96B1、96B2、96B3和96B4的总数量。
[0097]在步骤113中，在以设计布局形式提供输出之前，该方法合并具有最少潜在冲突的着色一致的顶点。以下参考图12至图14描述了一些合并实例。
[0098]图12示出了顶点合并实例120，其中，两个着色一致的顶点之间的一条边在冲突图122中存在一个或多个潜在着色冲突。每条边都记录潜在冲突的数量(以相邻线段的数量示出)。例如，边122A具有4个潜在冲突，边122B具有2个潜在冲突，且边122C具有I个潜在冲突。然后基于潜在冲突合并着色一致的顶点。一个合并124将A和B合并成A’，其中A’将具有对应于边122A和122D并导致自连接顶点A’的5个潜在冲突。示出了另一个合并126，其中h和C被合并成C’，导致在A处仅具有I个潜在冲突和在C’处具有I个潜在冲突。在合并126中，自连接顶点A仅具有对应于边122D的一个潜在冲突，且自连接顶点C’仅具有对应于边122E的一个潜在冲突。
[0099]图13示出了合并顶点的应用中的“预着色”问题。“预着色”是在实施在此描述的冲突分析和掩模分配方法之前，设计者或代工厂选择两个或多个图案与一个或多个光掩模的特定掩模分配(颜色)。因此，在示出的实例中，在冲突图132中，诸如“a”和“k”以及“j”和“I”的一些图案具有预定掩模。具有相同的预分配颜色的顶点合并成一个顶点。在该实例中，“a”和“k”合并成一个顶点“A”，并且“ j ”和“ I ”合并成生成的合并的冲突图134中的一个顶点“L”。在合并顶点之后，一条边134A直接连接在顶点A和J之间，顶点A和J已经被预着色为具有不同的颜色(或掩模分配)。因此，如图所示，边134A添加在“A”和“J”之间。
[0100]图14A和图14B示出了合并顶点的应用中的“预分组”问题。“预分组”包括设计者(或代工厂)的由彼此相同的光掩模形成的两个或多个图案(不考虑由相同的光掩模形成或不形成的其他图案)的选择。在一些实施例中，设计者(或代工厂)可以通过在显示器上观察布局或布局的冲突图和使用定位设备、选择预分组图案来指定将被预分组的两个或多个图案。在一些实施例中，通过在每个所选择图案上显示“组标记”来指示该选择，即，具有组标记的所有图案被预分组以被分配给彼此相同的光掩模的指示物。组标记指定图案到组的分配，但是组标记与任何特定掩模都不相关。
[0101]在一些实施例中，可以应用两个或多个预分组。设计者选择将形成在彼此相同的掩模上的两个或多个图案的第一分组。设计者选择将形成在彼此相同的掩模上的两个或多个图案的第二分组。设计者可以在自己的自由裁量权限内决定第一分组和第二分组是否包括共同的一个或多个图案。在一些实施例中，每个预分组都具有独特的标记，这些标记具有明显不同的视觉外观。
[0102]注意，图14A不是冲突图。图14A示出了分组(非冲突)。图14B是冲突图。连接图案对ml至m4的每条线都指示设计者已经选择了将由彼此相同的掩模形成的图案对(而不指示顶点是否间隔开亚SPtpl间距)。
[0103]因此，如实例140中所示，在冲突图142中，共用彼此相同的组标记的图案组分配给相同的掩模，且然后如图14B的冲突图144中所示，合并具有相同标记的顶点。例如，如图14A所示，设计者选择图案ml和m2并为它们分配第一组标记；且设计者选择图案m2和m3并为它们分配第一组标记。设计者也选择图案m2和m4并为它们分配第二组标记；且设计者选择图案m4和ml并为它们分配第二组标记。如图14B的冲突图所示，因为这两个分组包括至少一个共同的顶点(ml和m2包括在两个分组中)，所以由设计者指定的分组的结合包括单种掩模内的所有的图案ml至m4。因为相应的间距，每个图案ml至m4与每个其他图案ml至m4间隔开的距离小于SPtpl。
[0104]在此描述的合并顶点的方法可以用于确定以上描述的预分组方案是否会产生三重图案化冲突。实施以上参考图5和图6所描述的方法。因此，如果顶点对以与以上参考图4D和图7A至图7G描述的相同的方式着色一致，则在每个分组内，具有相同分组的每个顶点对都可以合并成合并顶点。如果如以上参考图7C描述的自连接任何合并顶点，则识别该分组内的主要冲突。
[0105]图15是用于实施以上描述的方法的系统700的实施例的框图。
[0106]系统700包括至少一个非暂时性计算机可读存储介质708，用于存储表示集成电路(IC)的层的布局718的数据，集成电路(IC)的层的布局718包括限定电路图案(将在用于多重图案化半导体衬底的单个层的多(N)个光掩模之间进行划分)的多个多边形，其中，N大于I。相同的存储介质708或不同的存储介质706存储通过EDA工具702所使用的数据和指令。这些数据和指令包括但不限于IC设计和单元信息720、设计规则722、技术文件724、附加的多重图案化设计规则726和软件程序指令728。根据各个实施例，指令可以进一步包括:用于计算TEW计算结果的软件模块731、用于合并着色一致的顶点的软件模块732以及用于检测和报告冲突的软件模块733。例如，软件模块731包括用于计算与图6的方法50的步骤51相关联的TEW计算结果的指令。例如，软件模块732包括用于如参考图5中的方法40的步骤44、图6的方法50的步骤53或图1lA的方法110的步骤113所述的合并着色一致的顶点的指令。
[0107]系统700包括电子设计自动化(“EDA”)工具702，诸如由Synopsys, Inc.0fMountain View, CA出售的“IC C0MPILER”TM，该工具可以包括放置和布线工具704，诸如也由Synopsys出售的“ZR0UTE” TM。可以使用其他EDA工具702，诸如可以使用均由Cadence Design Systems, Inc.0f San Jose, CA 所出售的“VIRTUOSO” TM 定制设计平台或Cadence “ENCOUNTER” ?数字IC设计平台，以及“VIRTUOSO”芯片组装布线器。
[0108]在一些实施例中，EDA工具702是通过从非暂时性计算机可读存储介质706、708取回存储的程序指令和在通用处理器上执行这些指令所形成的专用计算机。非暂时性计算机可读存储介质706、708的实例包括但不限于硬盘驱动器(HDD)、只读存储器(“ROM”)、随机存取存储器(“RAM”)、闪存等。有形的非暂时性机器可读存储介质706、708配置为存储由放置和布线工具704所产生的数据。
[0109]放置和布线工具704的布线器能够接收集成电路(“1C”)设计和单元信息720 (或中介层布局)的识别，例如包括，包含彼此连接的多个单元内的单元对的网表720。布线器704可以配备有一组默认设计规则722和技术文件724。布线器704产生用于互连IC的各个器件的定制互连布线线和通孔。
[0110]对于给定的图案，附近的图案识别模块710确定哪一个其他图案与最小间隔距离SPtpl相比更近。在一些实施例中，附近的图案识别模块710识别附加的图案，该附加的图案与给定的图案间隔开的距离比SPtpl更远，但是包括在彼此间隔开或与给定的图案间隔开小于SPtpl的图案的序列中。在其他实施例中，附近的图案识别模块710不能识别出附加的图案，该附加的图案与给定的图案间隔开的距离比SPtpl更远，但是包括在彼此间隔开或与给定的图案间隔开小于SPtpl的图案的序列中。
[0111]掩模分配功能712应用MPT规则726并确定每个多边形到一个光掩模的最初分配。如果找到任何原生冲突(不能在可用数量的光掩模之间以任何组合的形式划分的多边形组，以避免出现两个多边形比GO距离更彼此接近)，则将原生冲突报告给设计者。例如，在显示设备730上显示原生冲突，且促使用户对布局作出修改以解决原生冲突(例如，通过重布线两个引脚之间的连接，或通过插入缝合)。
[0112]缝合添加器716以以上描述的方式插入附加的缝合图案。缝合添加器也在图案和/或图案的部分中插入缝合图案，其中，图案和/或图案的部分与最近的相邻的图案间隔开的距离大于用单种掩模图案化的最小距离。换句话说，如果标准是避免相同的掩模上的相邻的图案间隔开亚-GO距离，则缝合添加器716在没有缝合的图案中插入缝合图案。
[0113]将缝合添加器716配置为根据在此描述的各个方法将每个缝合的多边形的部分分配给相应的光掩模以解决主要冲突和/或次要冲突。
[0114]EDA工具702指示可以包括一个或多个可编程处理器。在一些实施例中，由两个或多个应用程序执行处理加载，每个应用程序均在单独的处理器上运行。在其他实施例中，使用一个处理器执行所有的工艺。类似地，示出了两个介质706和708，但数据可以存储在任何数量的介质中。
[0115]尽管图15示出了将各个任务分配到特定的模块，但是这仅是一个实例。可以将各个任务分配到不同的模块以提高性能，或提高编程的易操作性。
[0116]在以上论述中，时常参考多边形。本领域普通技术人员应当理解，这仅仅是为了简化和便于理解。然而，每次参考多边形都是参考将在半导体IC制造工艺中使用的光掩模中形成的图案。例如，图案的实例是要形成在IC的互连结构的Ml导线层上的导线。IC包括位于半导体衬底上的多个有源器件和在衬底之上具有多个导线层的互连结构。有源器件彼此连接并通过导线层中的导线连接至外部引脚。给定的IC可以具有若干个(例如，8至14个)导线层，通常标示为札為、…Mn，其中，N是大于I的整数。如图1所示，其他图案可以包括具有一个或多个角的更复杂的多边形形状(例如，图1中的多边形11)。通过放置和布线工具限定这些图案。因此，多边形表示形成在光掩模上的有形的材料图案，以露出用于根据设计者的布局在半导体衬底上形成电路的衬底，并且表示使用光掩模形成在半导体器件中的有形的IC电路图案以形成布局。
[0117]在此描述的系统和方法可以识别出主要和次要冲突以及对主要和次要冲突进行分类。主要冲突是基于当前的候选掩模分配组的现有冲突。该方法将主要冲突识别为设计者应当解决的第一冲突(例如，通过缝合或布局变化)。在一些情况下，设计者解决主要冲突也可以消除或简化次要冲突。因此，次要冲突用作对设计者的警告。当选择了主要冲突的解决方案时，设计者可以审查报告的次要冲突并确认它们是否已经通过纠正主要冲突被消除。通过识别次要冲突，方法防止设计者在解决现存的主要冲突的同时产生新的主要冲突。
[0118]在一个实施例中，一种方法包括:访问表不集成电路(IC)的层的布局的数据,集成电路(IC)的层的布局包括限定电路图案的多个多边形，电路图案将在用于多重图案化半导体衬底的单个层的多(N)个光掩模之间划分,其中，N大于2。该方法还包括输入具有表示电路图案的多个顶点的冲突图，识别多个顶点中的第一顶点和第二顶点，第一顶点和第二顶点中的每个都连接至多个顶点中的第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，以及合并第一顶点和第二顶点以形成简化图。该方法还包括检测具有冲突的简化图中的至少一个或多个顶点。
[0119]在一方面，该方法还包括:重复识别第一顶点和第二顶点以及合并第一顶点和第二顶点的步骤，其中，第一顶点和第二顶点连接至多个顶点中的第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，并且其中，重复实施，直至不能进一步找到第一顶点和第二顶点。在另一方面，该方法还包括:报告简化图中具有与其本身连接作为主要冲突的至少一个或多个顶点和从简化图中的顶点之间的直接连接中检测次要冲突。当未找到冲突或当已解决冲突时，该方法还实施布局着色。例如，该方法通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。在另一个实施例中，该方法还包括:解决任何检测到的冲突和当已解决检测到的冲突时，将布局的电路图案分配给相应的光掩模。在又一个方面，该方法还包括:计算相同的边的三角形边权重(TEW)，其中，相同的边的TEW指示冲突图中邻接相同的边的三角形的数量。在又一个方面，如果相同的边的TEW大于1，则重复识别第一顶点和第二顶点以及合并第一顶点和第二顶点的步骤，并且如果相同的边的TEW小于2，则实施冲突检测和报告。
[0120]在一个实施例中，一种系统，包括:非暂时性计算机可读存储介质，用于存储表示集成电路(IC)的层的布局的数据，集成电路(IC)的层的布局包括限定电路图案的多个多边形，电路图案将在用于多重图案化半导体衬底的单个层的多(N)个光掩模之间划分，其中，N大于2，并且EDA工具配置为:输入具有表示电路图案的多个顶点的冲突图，识别多个顶点中的第一顶点和第二顶点，第一顶点和第二顶点中的每个都连接至多个顶点中的第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，合并第一顶点和第二顶点以形成简化图，以及检测具有冲突的简化图中的至少一个或多个顶点。可以将EDA工具配置为重复识别第一顶点和第二顶点以及合并第一顶点和第二顶点的步骤，其中，第一顶点和第二顶点连接至多个顶点中的第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，并且其中，进行该重复，直至不能进一步找到第一顶点和第二顶点。在一方面，EDA工具配置为通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。在另一方面，报告具有与其本身连接的至少一个或多个顶点是报告主要冲突。可以将EDA工具进一步配置为从简化图中的顶点之间的直接连接中检测次要冲突。当未找到冲突或当已解决冲突时，该系统还可以实施布局着色。在又一方面，该系统计算相同的边的三角形边权重(TEW)，其中，相同的边的TEW指示冲突图中的邻接相同的边的三角形的数量。如果相同的边的TEW大于1，则重复识别第一顶点和第二顶点以及合并第一顶点和第二顶点，并且如果相同的边的TEW小于2，则实施冲突检测和报告。
[0121]在又一个实施例中，一种编码有计算机程序指令的非暂时性计算机可读存储介质，当执行计算机程序指令时使得计算机实施以下操作，包括:输入具有表示一个或多个电路图案的多个顶点的冲突图，识别多个顶点中的第一顶点和第二顶点，第一顶点和第二顶点中的每个都连接至多个顶点中的第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，合并第一顶点和第二顶点以形成简化图，以及检测具有冲突的简化图中的至少一个或多个顶点。在一方面，当执行算机程序指令时，计算相同的边的三角形边权重(TEW)，其中，相同的边的TEW指示冲突图中邻接相同的边的三角形的数量。在又一方面，当执行算机程序指令时，通过实施图案平移、缝合插入或重布线中的一个来解决检测到的冲突。
[0122]在一些实施例中，一种系统包括:非暂时性计算机可读存储介质，用于存储表示集成电路(IC)的层的布局的数据，集成电路(IC)的层的布局包括限定电路图案的多个多边形，电路图案将在用于多重图案化半导体衬底的单个层的多(N)个光掩模之间划分，其中，N大于2。
[0123]在此描述的方法和系统可以至少部分地以计算机执行工艺和用于实施这些工艺的装置的形式来实现。所公开的方法也可以至少部分地以编码有计算机程序指令的有形的、非暂时性机器可读存储介质的形式来实现。例如，介质可以包括:RAM、ROM、CD-ROM、DVD-ROM、BD-ROM、硬盘驱动器、闪存、或任何其他非暂时性机器可读存储介质，其中，当计算机加载并执行计算机程序代码时，计算机成为用于实施该方法的装置。该方法也可以至少部分地以计算机的形式来实现，其中，计算机加载和/或执行计算机程序代码，使得计算机成为用于实施该方法的专用计算机。当在通用处理器上实施时，计算机程序代码段配置处理器来创建专用逻辑电路。可选地，可以在由用于实施该方法的专用集成电路所形成的数字信号处理器中至少部分地实现该方法。
[0124]虽然以示例性实施例的方式描述了本主题，但是本主题不限于此。相反，所附权利要求应当作广义的解释，以包括本领域普通技术人员可以做出的其他变化和实施例。
【权利要求】
1.一种方法，包括: 访问表示集成电路(IC)的层的布局的数据，所述集成电路(IC)的层的布局包括限定电路图案的多个多边形，所述电路图案在用于多重图案化半导体衬底的单个层的多个(N个)光掩模之间进行划分，其中，N大于2 ； 输入具有表示所述电路图案的多个顶点的冲突图； 识别所述多个顶点中的第一顶点和第二顶点，所述第一顶点和所述第二顶点均连接至所述多个顶点中的第三顶点和第四顶点，其中，所述第三顶点和所述第四顶点连接至冲突图的相同的边； 合并所述第一顶点和所述第二顶点以形成简化图；以及 检测具有冲突的所述简化图中的至少一个或多个顶点。
2.根据权利要求1所述的方法，还包括:重复识别所述第一顶点和所述第二顶点以及合并所述第一顶点和所述第二顶点的步骤，其中，所述第一顶点和所述第二顶点连接至所述多个顶点中的第三顶点和第四顶点，所述第三顶点和所述第四顶点连接至所述冲突图的相同的边，并且实施进行重复的步骤，直至不能进一步找到第一顶点和第二顶点。
3.根据权利要求1所述的方法，还包括:报告所述简化图中具有自连接的所述简化图中的至少一个或多个顶点作为第一类型的冲突。
4.根据权利要求3所述的方法，其中，所述检测还包括:检测所述简化图中的顶点之间的直接连接边作为第二 类型的冲突。
5.根据权利要求1所述的方法，还包括:当未找到冲突或已解决冲突时，实施布局着色。
6.根据权利要求1所述的方法，还包括:通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
7.根据权利要求1所述的方法，还包括: 解决任何检测到的冲突；以及 当已解决所述检测到的冲突时，将所述布局的电路图案分配给相应的光掩模。
8.根据权利要求1所述的方法，还包括:计算相同的边的三角形边权重(TEW)，其中，所述相同的边的TEW指示所述冲突图中邻接所述相同的边的三角形的数量。
9.一种系统,包括: 非暂时性计算机可读存储介质，用于存储表示集成电路(IC)的层的布局的数据，所述集成电路(IC)的层的布局包括限定电路图案的多个多边形，所述电路图案在用于多重图案化半导体衬底的单个层的多个(N个)光掩模之间进行划分，其中，N大于2 ； EDA工具，被配置为: 输入具有表示所述电路图案的多个顶点的冲突图； 识别所述多个顶点中的第一顶点和第二顶点，作为包括在同一个所述光掩模中的候选电路图案； 合并所述第一顶点和所述第二顶点以形成简化图；以及 检测具有冲突的所述简化图中的至少一个或多个顶点。
10.一种编码有计算机程序指令的非暂时性计算机可读存储介质,使得当通过计算机执行所述计算机程序指令时，所述计算机实施包括以下步骤的方法:输入具有表示一个或多个电路图案的多个顶点的冲突图；合并满足预定标准的所述多个顶点的子集，以形成简化图；以及检 测具有冲突的所述简化图中的至少一个或多个顶点。
【文档编号】G06F17/50GK104077429SQ201410087617
【公开日】2014年10月1日 申请日期:2014年3月11日 优先权日:2013年3月14日
【发明者】林彥宏, 黄正仪, 徐金厂, 林宏隆 申请人:台湾积体电路制造股份有限公司