用于dqs自动门控的电路和方法

用于dqs自动门控的电路和方法
【专利摘要】本发明涉及用于DQS自动门控的电路和方法，该方法包括：接收包括第一和第二分量的差分选通信号；通过第一缓冲器来缓冲所述第一第二分量两者；以及通过第二缓冲器来缓冲所述第一分量。所述方法包括通过控制逻辑块来接收所述第二缓冲器的输出。所述方法包括：在当所述第一和第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，检测所述第一分量从所述第一逻辑状态到第二逻辑状态的转变，并且响应于所检测到的转变，主张使能信号。所述方法进一步包括：通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出，并且，当所述使能信号被主张时，非门控所述第一缓冲器的输出。
【专利说明】用于DQS自动门控的电路和方法

【技术领域】
[0001] 本公开一般地涉及利用DQS或其它时钟突发系统架构在设备之间传输数据，并且 更具体地，涉及用于自动地门控（gating)和非门控（un-gating)与数据信号一起发送的选 通（strobe)信号使得数据信号中的数据位使用该选通信号而被适当地捕获的电路和方法。

【背景技术】
[0002] 集成电路包括例如微处理器(或"核")、诸如现场可编程门阵列（FPGA)的可编程逻 辑器件（PLD)、专用集成电路(ASIC)、数字存储器控制器以及数字存储器芯片，并且能够在 各种各样的设备、系统以及应用中（例如在计算机、移动电话、多媒体设备、汽车以及许多家 用和商用电器中）找到。1C常常被焊接或者以其它方式与一般地包括或者被连接到能够将 功率供应给1C的一个或多个电源的电路板或其它中介物电连接。在许多应用中，1C被配置 成与可能位于相同电路板上的外部存储器设备相互传送数据。例如，诸如FPGA的1C能够 被配置成与随机存取存储器（RAM)设备进行通信。在这样的情况下，1C和外部存储器设备 可以根据DQS系统架构进行通信。在这样的通信系统中，1C和外部存储器设备被配置成通 过连接设备的双向DQ通道来传送被称为DQ数据信号的短突发的数据位。为了设备中的接 收设备适当地捕获DQ数据信号中的数据，设备中的发送设备还相称地沿着单独的双向DQS 通道发送包含对应突发的时钟边缘的DQS选通信号。接收设备使用DQS选通信号的时钟边 缘来采样并且锁定DQ数据信号中的数据位。
[0003] 当在传送DQ和DQS信号时牵涉的频率已增加例如至超过1千兆赫兹（GHz)时，它 一般地已经变得愈加难以适当地使DQS信号的边缘与DQ信号中的数据位对准，同时不注意 地对DQ信号的不可用部分进行采样并且同时还未能对在DQ信号中发送的期望位中的全部 位进行采样。一些传统方法牵涉门控通过DQS通道接收的输入，使得仅当DQS通道被非门控 时，接收设备才传递(或"非门控")输入。当DQS通道被非门控时，接收设备能够通过DQS通 道从发送设备接收DQS信号并且使用DQS信号来恢复在DQ信号中发送的数据（在下文中， "恢复"、"捕获"、"采样"以及"锁定"可以被互换地使用）。为了避免非故意的数据捕获，一 般地期望DQS通道在当接收设备实际上接收到DQS信号时之前立即被非门控，或DQS通道 在当接收设备实际上接收到DQS信号时之前的短时间帧内被非门控。门控过程传统上一直 是定时关键路径并且典型地牵涉计数时钟循环以便确定何时门控并且非门控DQS通道。用 于门控和非门控的这个传统技术还要求其中DQS信号的值是固定且不改变的足够长的"前 同步（preamble)"时段。前同步时段的长度还能够用作限制设备之间可实现的平均数据传 输速率的因素。


【发明内容】

[0004] 本公开一般地涉及利用DQS系统架构在设备之间传输数据，并且更具体地，涉及 用于自动地门控和非门控与数据信号一起发送的DQ选通信号使得DQ数据信号中的数据位 被用DQ选通信号适当地捕获的电路和方法。
[0005] 在所公开的主题的一个方面，一种方法包括通过可配置电路来接收由第一分量和 第二分量组成的差分选通信号。所述方法还包括通过第一缓冲器来缓冲差分选通信号的第 一分量和第二分量两者。所述方法还包括通过第二缓冲器来缓冲差分选通信号的第一分 量。所述方法还包括通过控制逻辑块来接收第二缓冲器的输出，并且，在当差分选通信号的 第一分量和第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到差分选通信 号中的突发的时钟边缘之前，通过控制逻辑块来检测差分选通信号的第一分量从第一逻辑 状态到第二逻辑状态的转变。所述方法还包括响应于所述转变的检测，通过控制逻辑块来 主张使能信号。所述方法另外地包括通过门控逻辑块来接收使能信号和第一缓冲器的输 出。所述方法进一步包括当使能信号被主张时，通过门控逻辑块来门控第一缓冲器的输出 使得第一缓冲器的输出通过门控逻辑块。
[0006] 在一些实施方式中，所述方法进一步包括大致相称地与差分选通信号中的突发的 时间边缘并行地接收数据信号。在一些实施方式中，所述方法进一步包括使门控逻辑块的 输出延迟，使得门控逻辑块的输出中的时钟边缘大致地与数据信号中的数据位的中心对 准。在一些这样的实施方式中，所述方法进一步包括在时钟边缘处对数据信号中的数据位 进行采样。在一些实施方式中，所述方法进一步包括在差分选通信号中的大量时钟边缘被 接收到之后，通过控制逻辑块来撤销使能信号。在一些这样的实施方式中，所述方法进一 步包括当使能信号被撤销时，通过门控逻辑块来门控第一缓冲器的输出使得第一缓冲器的 输出不通过门控逻辑块并且使得门控逻辑块的输出被固定。在一些实施方式中，数据信 号是DQ信号并且差分选通信号是DQS信号。在一些实施方式中，所述方法在被配置成与 DDR4SDRAM通信的控制器的接收电路中被执行。
[0007] 在所公开的主题的另一方面，一种方法包括通过一个或多个缓冲器来接收由第一 分量和第二分量组成的差分选通信号，所述差分选通信号由包括三态（tri-state)、前同步 状态以及突发状态的至少三个状态来表征。所述三态由其中差分选通信号的第一分量和第 二分量两者都具有处于第一逻辑状态的值的状态来表征。所述前同步状态由其中第一分量 处于第一逻辑状态并且第二分量处于第二逻辑状态的第一时段、其中第一分量的值从第一 逻辑状态转变到第二逻辑状态的转变时段、以及其中第一分量处于第二逻辑状态并且第二 分量处于第一逻辑状态的第二时段来表征。所述突发状态由大量循环时钟边缘来表征。所 述方法包括在前同步期间通过控制逻辑块来检测第一分量从第一逻辑状态到第二逻辑状 态的转变。所述方法另外地包括响应于所述转变的检测，通过控制逻辑块来主张使能信号。 所述方法进一步包括通过门控逻辑块来接收使能信号和差分选通信号，并且当使能信号被 主张时，通过门控逻辑块来非门控差分选通信号，使得在突发状态下的时钟边缘通过门控 逻辑块。
[0008] 在一些实施方式中，所述方法进一步包括大致相称地与处于所述突发状态下的所 述差分选通信号中的所述时钟边缘并行地接收数据信号。在一些实施方式中，所述方法进 一步包括使门控逻辑块的输出延迟，使得处于所述突发状态下的经延迟的所述差分选通信 号中的所述时钟边缘大致地与所述数据信号中的数据位的中心对准。在一些这样的实施方 式中，所述方法进一步包括在时钟边缘处对数据信号中的数据位进行采样。在一些实施方 式中，所述方法进一步包括在差分选通信号中的大量时钟边缘被接收到之后，通过控制逻 辑块来撤销使能信号。在一些这样的实施方式中，所述方法进一步包括当使能信号被撤销 时，通过门控逻辑块来门控差分选通信号，使得在突发状态下的时钟边缘不通过门控逻辑 块并且使得门控逻辑块的输出被固定。在一些实施方式中，数据信号是DQ信号并且差分选 通信号是DQS信号。在一些实施方式中，所述方法在被配置成与DDR4SDRAM通信的控制器 的接收电路中被执行。
[0009] 在所公开的主题的另一方面，一种电路包括被配置成接收差分选通信号的第一和 第二分量并且配置成输出差分选通信号的缓冲的第一和第二分量的差分缓冲器；所述电路 包括被配置成接收差分选通信号的第一分量并且输出差分选通信号的缓冲的第一分量的 单端缓冲器。所述电路包括被配置成接收单端缓冲器的输出的控制逻辑块，所述控制逻辑 块被进一步配置成检测差分选通信号的第一分量的转变，并且配置成：在当差分选通信号 的第一分量和第二分量两者的值都处于第一逻辑状态时的时段之后但在接收到差分选通 信号中的突发的时钟边缘之前，当差分选通信号的第一分量从第一逻辑状态转变到第二逻 辑状态时，主张使能信号。所述电路另外地包括被配置成接收使能信号和差分缓冲器的输 出的门控逻辑块，所述门控逻辑块被进一步配置成当使能信号被主张时，非门控差分缓冲 器的输出，使得差分缓冲器的输出通过门控逻辑块。
[0010] 在一些实施方式中，所述电路进一步包括被配置成大致相称地与差分选通信号中 的突发的时间边缘并行地接收数据信号的数据缓冲器。在一些实施方式中，所述电路进一 步包括被配置成使门控逻辑块的输出延迟使得门控逻辑块的输出中的时钟边缘大致地与 数据信号中的数据位的中心对准的延迟块。在一些这样的实施方式中，所述电路进一步包 括被配置成在时钟边缘处对数据信号中的数据位进行采样的锁定电路。在一些实施例中， 在差分选通信号中的大量时钟边缘被接收到之后，控制逻辑块被配置成撤销使能信号。在 一些实施方式中，当使能信号被撤销时，门控逻辑块被配置成门控差分缓冲器的输出，使得 差分缓冲器的输出不通过门控逻辑块并且使得门控逻辑块的输出被固定。在一些实施方式 中，数据信号是DQ信号并且差分选通信号是DQS信号。在一些实施方式中，所述电路位于 被配置成与DDR4SDRAM通信的控制器的接收电路内。在一些实施方式中，所述电路被实现 在可编程逻辑器件内。
[0011] 下面将参考附图进一步描述这些和其它方面。

【专利附图】

【附图说明】
[0012] 图1示出了包括被配置成经由通信总线与外部存储器设备进行通信的控制器的 示例系统。
[0013] 图2示出了图示适合于在被配置成与利用DDR3SDRAM的外部存储器设备进行通信 的控制器中使用的接收器中的数据信号DQ、选通信号DQS、DQS使能信号EN、门控的DQS信 号DQS n以及延迟的DQS信号DQSjgg的值的定时图。
[0014] 图3示出了适合于在被配置成与利用DDR3SDRAM的外部存储器设备进行通信的控 制器中使用的示例接收器。
[0015] 图4A示出了适合于在DDR3SDRAM设备的发送器中使用的示例短截线串联端接逻 辑（SSTL)输出缓冲器。
[0016] 图4B示出了伪开漏（P0D)输出缓冲器的简单示例。
[0017] 图5示出了如下的定时图，该定时图图示适合于在被配置成与利用DDR4SDRAM的 外部存储器设备进行通信的控制器中使用的接收器中的数据信号DQ、选通信号DQS、DQS使 能信号EN、门控的DQS信号DQS π以及延迟的DQS信号DQS^的值。
[0018] 图6示出了适合于在被配置成与利用DDR4SDRAM的外部存储器设备进行通信的控 制器中使用的示例接收器。
[0019] 图7示出了用于实现图6的接收器中的门控控制逻辑的示例电路。
[0020] 图8示出了如下的流程图，该流程图图示用于自动地门控和非门控数据选通信号 的示例过程。

【具体实施方式】
[0021] 在以下描述中，许多特定细节被阐述以便提供对所呈现的实施方式的彻底理解。 可以在没有这些特定细节中的一些或全部的情况下实践所公开的实施方式。在其它实例 中，众所周知的过程操作尚未被详细地描述以不必使所公开的实施方式混淆。虽然将与特 定实施方式相结合地描述所公开的实施方式，但是应理解，这不旨在限制所公开的实施方 式。
[0022] 本公开提供了用于自动地门控和非门控与DQ数据信号一起发送的DQ选通信号使 得DQ数据信号中的数据位被用DQ选通信号适当地捕获的电路和方法的示例。能够在各种 领域或应用中利用本文中所描述的电路和方法。一般地，电路和方法被用在利用DQS或其 它时钟突发通信系统架构的数字电子设备或系统(在下文中"设备"和"系统"可以被互换 地使用)中。例如，电路和方法能够被用在包括被配置成与外部存储器设备或存储器卡接口 对接的集成电路（1C)和存储器控制器的系统中。
[0023] 图1示出了包括被配置成经由通信总线106与外部存储器设备104进行通信的控 制器102的示例系统100。控制器102可以是诸如存储器控制器的数字电路或诸如集成电 路（1C)的更复杂电路。在一些实施方式中，控制器102可以是诸如可编程逻辑器件（PLD) 的可配置电路。例如，控制器102可以是复杂可编程逻辑器件（CPLD)或现场可编程门阵列 (FPGA)。在一些其它实施方式中，控制器102可以是不同类型的可配置电路，诸如可配置专 用IC (ASIC)或结构化ASIC。在一些实施方式中，外部存储器设备104利用随机存取存储 器（RAM)，所述随机存取存储器（RAM)能够具有位于相同电路板上的分立组件的形式。在一 些其它实施方式中，RAM可以是在标准化的单独的板模块上，所述板模块诸如双列直插式存 储器模块（DIMM)，如在个人计算机中典型的那样。例如，外部存储器设备104能够利用动 态RAM (DRAM)，并且更具体地，同步DRAM (SDRAM)，以及甚至更具体地，双数据速率（DDR) SDRAM。所公开的实施方式主要涉及使用伪开漏（P0D)技术的外部存储器设备104,并且更 特别地，涉及符合P0D12 -1. 2V伪开漏接口 JEDEC标准的设备。在特定实施方式中，控制器 102是或者被包括在FPGA内，所述FPGA被配置成与利用第四代DDR (DDR4) SDRAM的外部 存储器设备104进行通信。然而，各种实施方式能够一般地被配置成与符合10标准的设备 一起工作，在所述10标准中，DQS或其它选通信号具有与不确定性三态相反的确定性三态。
[0024] 控制器102被配置成通过总线106与外部存储器设备104进行通信。在一些实施 方式中，总线106是利用DQS通信系统架构的双向总线。总线106使得能实现控制器侧接 口 108与存储器侧接口 110之间的通信。在一些实施方式中，控制器侧接口 108是在与控制 器102相同的芯片或裸片上。类似地，在一些实施方式中，存储器侧接口 110是在与外部存 储器设备104相同的芯片或裸片上。在DQS系统架构中，控制器102和外部存储器设备104 中的每一个都包括经由总线106通信的发送电路("发送器")和接收电路("接收器"）（两者 都未示出）。控制器102和外部存储器设备104中的每一个都包括能够实现数据的并行传 输的一个或多个数据引脚，在本文中被共同地称为DQ引脚。例如，在一些DDR4系统中，对 于每个DQS引脚来说典型地存在四个或八个DQ引脚。控制器102和外部存储器设备104 分别通过它们相应的DQ引脚112a和112b来发送并且接收数据信号。总线106与存储器 接口 108和110相结合地将控制器102的DQ引脚112a与外部存储器设备104的DQ引脚 112b链接以形成DQ通道114。DQ通道114能实现数据信号在控制器102与外部存储器设 备104之间的双向通信。如刚描述的那样，控制器102和外部存储器设备104的DQ引脚中 的每一个能够典型地包括四个或八个物理引脚，因此，DQ通道114能够典型地包括四个或 八个物理通道，每个通道将控制器102的DQ引脚与外部存储器设备104的DQ引脚连接。
[0025] 控制器102和外部存储器设备104中的每一个都还包括被称为DQS引脚的时钟引 脚。控制器102和外部存储器设备104分别通过它们相应的DQS引脚116a和116b来发送 并且接收时钟信号。总线106与存储器接口 108和110相结合地将控制器102的DQS引脚 116a与外部存储器设备104的DQS引脚116b链接以形成DQS通道118。DQS通道118使得 能实现被称为DQ选通（DQS)信号的时钟信号的双向通信。DQS信号一般地是与沿着DQ通 道正被传送的短突发的数据相称地通过DQS通道发送的短突发的时钟信号。在各种实施方 式中，DQS信号是具有互补的第一和第二分量的差分信号。同样地，DQS通道118实际上指 的是两个物理通道，一个用于承载差分DQS信号的第一分量并且一个用于承载差分DQS信 号的第二(一般地互补的）分量。类似地，DQS引脚116a和116b中的每一个都实际上指的 是一对I/O引脚，一个用于发送和接收DQS信号的第一分量并且一个用于发送和接收DQS 信号的第二分量。
[0026] 在一些实施方式中，控制器102还将参考时钟信号发送到外部存储器设备104。例 如，控制器102可以连续地将参考时钟信号发送到外部存储器设备104。为了使得能实现这 个功能，控制器102和外部存储器设备104中的每一个都分别能够进一步包括附加的参考 时钟引脚124a和124b (在下文中"Ref引脚124a"和"Ref引脚124b")。总线106与存储 器接口 108和110相结合地将控制器102的Ref引脚124a与外部存储器设备104的Ref 引脚114b链接以形成Ref通道126。在一些实施方式中，Ref通道126使得能实现参考时 钟信号从控制器102到外部存储器设备104的单向通信。在一些实施方式中，外部存储器 设备104使用参考时钟信号来生成外部存储器设备104在外部存储器设备104将DQ信号 发送到控制器102时发送到控制器102的DQS信号。
[0027] 尽管DQ通道114使得能实现控制器102与外部存储器设备104之间的双向通信， 但是两个链接的设备中的仅一个(控制器102或外部存储器设备104)能够在任何给定时间 通过DQ通道114发送数据。因此，当两个设备中的一个正在发送数据信号DQ和关联的选 通信号DQS时，设备中的另一个正在侦听；也就是说，被配置成接收由另一设备所发送的数 据信号DQ和选通信号DQS。在一些实施方式中，无论设备中的哪一个正没有在发送数据，就 断开或者以其它方式禁用其发送器。在这个时间期间，当设备的发送器被禁用时，发送器的 输出以及特别是DQS通道118上的信号传统上据说处于"三态"。三态传统上指的是其中发 送器既不输出逻辑〇也不输出逻辑1的"断开"状态。
[0028] 当设备中的一个设备的DQS引脚116a或116b处于三态时，在DQS通道118上的 信号的值是不确定的并且典型地认为是无用数据、无意义的或以其它方式将不被使用（在 下文中"无用的")。然而，例如，在预定数据已响应于读命令或写命令而被发送之后，设备中 的另一个设备的接收器在三态时段期间仍然可以从DQS通道118接收这样的无用值。在一 些实例中，接收器能够通过DQS通道118接收一个或多个"虚假的"转变。因此，接收器能 够基于这样的虚假的转变来采样或"选通"来自DQ通道114的一些不需要的值。接收器一 般地包括或者当作同步边缘触发的触发器（flip-flop)，所述同步边缘触发的触发器在选 通信号DQS的相位对准的(例如，延迟的)版本的上升和下降时钟边缘锁定通过DQ通道114 接收到的数据。一般地期望接收器在三态时段期间不选通通过DQ通道114接收到的数据。 例如，为了在当控制器102响应于从控制器102发送到外部存储器设备104的读命令正准 备从外部存储器设备104接收数据时的时段期间促进这个操作，控制器102在内部生成或 者主张 DQS使能信号EN，其发送或者以其它方式传送到控制器102的接收器。当控制器102 的接收器接收到经主张的使能信号EN时，它非门控从外部存储器设备104接收到的选通信 号DQS，使得接收器能够相位对准选通信号DQS并且使用它来对从外部存储器设备104接收 到的数据信号DQ中的数据进行采样。
[0029] 出于教导目的，现将简要地描述包括使用第三代DDR (DDR3) SDRAM的外部存 储器设备104的系统100。图2示出了定时图，该定时图图示适合于在被配置成与利用 DDR3SDRAM的外部存储器设备104进行通信的控制器102中使用的接收器中的数据信号 DQ、选通信号DQS、DQS使能信号EN、门控的DQS信号DQS π以及延迟的DQS信号DQSjgg的值。 数据信号DQ和选通信号DQS分别通过DQ通道114和DQS通道118而被发送。在本文中， 并且如图2中所用的那样，物理DQ通道114和DQS通道118还可以被由相应通道所承载的 对应信号DQ和DQS所指引。因此，虽然更适当的是如下所说：DQS引脚116a或116b处于 三态并且通过DQS通道118接收到的值因为DQS引脚116a或116b处于三态而是无用的， 但是这样的时机或时段可以在本文中被描述为选通信号DQS它本身处于三态。也就是说， 在下面所描述的三态和前同步时段可以被描述为DQS信号它本身的时段，而实际上，DQS信 号更严格地指的是与数据并行发送的突发的时钟边缘。类似地，虽然当没有实际的请求的 数据正通过DQ通道114被发送时的时段可以被描述为DQ信号它本身的非数据承载时段， 但是实际上，DQ信号更严格地指的是响应于写命令或读命令而发送的突发的数据位。
[0030] 图3示出了适合于在被配置成与利用DDR3SDRAM的外部存储器设备104进行通信 的控制器102中使用的示例接收器330。接收器330包括第一 DQS缓冲器332和第二DQ 缓冲器334。DQS缓冲器332和DQ缓冲器334被配置成分别通过DQS引脚116a和DQ引 脚112a接收选通信号DQS和数据信号DQ。在其中选通信号DQS是差分信号的实例中，DQS 缓冲器332可以是差分缓冲器，然而在其中选通信号DQS是单端信号的实例中，DQS缓冲器 332可以是单端缓冲器。类似地，在其中数据信号DQ是差分信号的实例中，DQ缓冲器334 可以是差分缓冲器，然而在其中选通信号DQS是单端信号的实例中，DQS缓冲器332可以是 单端缓冲器。然而，在利用DDR3和DDR4SDRAM设备的DQS系统架构中，选通信号DQS典型 地是差分信号，并且从而DQS缓冲器332是差分缓冲器，然而数据信号DQ典型地是单端信 号，并且从而DQ缓冲器334是单端缓冲器。
[0031] 如图2中所示，在时间h处，DQS通道118处于三态(示出为阴影时间段)。因此， 在这个时间期间通过DQ通道114和DQS通道118发送的任何值被认为是无用的。例如， 当控制器102将读命令发送到外部存储器设备104时，读命令在特定时钟循环上被发送并 且在例如下一个时钟循环或一些其它数目的时间循环内经由总线106到达外部存储器设 备104。响应于接收到读命令，外部存储器设备104从设备104中的存储器阵列中检索所 请求的数据，启用或者"打开"其发送器，并且通过DQ通道114将所检索到的数据作为从DQ 引脚112b输出的数据信号DQ中的位发送到控制器102的DQ引脚112a。外部存储器设备 104还通过DQS通道118将从DQS引脚116b输出的选通信号DQS发送到控制器102的DQS 引脚116a。更具体地，当外部存储器设备104的发送器在时间h处打开并且离开三态时， 外部存储器设备104的发送器在通过DQS通道118输出选通信号DQS的时钟边缘之前通过 DQS通道118发送"前同步"。例如，在DDR3SDRAM的情况下，前同步具有直到发送器在时间 t4处开始输出选通信号DQS为止一直不变的逻辑"0"或"低"的值。例如，前同步时段在时 间h与时间t 4之间的总长度可以是约一个时钟循环。
[0032] 在前同步期间的某时间t2处，在内部生成的DQS使能信号EN转变为高(或者被以 其它方式主张)。在图2中所示出的示例中，数据信号DQ中数据的第一有意义位在时间t 3 处被接收，并且选通信号DQS的第一有意义边缘在时间t4处被接收(在其它实例中DQ可以 根据路径长度变化或其它变化在DQS之后开始到达接收器330)。当接收器330在时间t 2 处接收到经主张的使能信号ΕΝ时，控制器102中的接收器330被启用以使用从外部存储器 设备104发送的选通信号DQS来恢复从外部存储器设备104发送的数据信号DQ中的数据。
[0033] 在所图示的示例中，接收器330包括配置成基于DQS使能信号ΕΝ来门控和非门控 选通信号DQS的与逻辑门344或其它门控电路。例如，与门344被配置成接收DQS使能信 号ΕΝ和从差分缓冲器332接收到的选通信号DQS，并且配置成基于两个信号的与逻辑操作 来输出门控的DQS信号DQS π。更具体地，当使能信号ΕΝ被主张时(例如，当它是逻辑1或 高时)，与门344 "非门控"选通信号DQS ;也就是说，DQS的值能够通过与门344并且作为门 控的DQS信号DQS π被输出。相比之下，当使能信号ΕΝ未被主张时(例如，当它是逻辑0或 低时)，与门344或其它门电路的输出保持固定为低，并且因此，没有数据被触发器或其它锁 定电路340和342捕获到。
[0034] 接收器330进一步包括被配置成在门控的DQS信号DQSn*引入相位延迟以生成 延迟的DQS信号DQSjgg的延迟时钟346,如图2中所示。例如，延迟时钟346能够包括延迟 锁相环（DLL)电路或相位锁相环（PLL)电路。延迟时钟346使门控的DQS信号DQS π延迟， 使得经延迟的DQS信号DQSjgg中的上升和下降时钟边缘例如与数据信号DQ中的数据位的 数据窗口的中心对准，如例如在时间t 5和t6处所示。更具体地，因为数据信号DQ是DDR信 号，所以典型地期望经延迟的DQS信号DQSjgg被延迟与数据信号DQ差约90度的相位偏移。 以这种方式，对于经延迟的DQS信号DQS sig的每个时钟循环，数据信号DQ中的数据的两个 位能够被可靠地捕获。更具体地，对于每个时钟循环，数据信号DQ的一个数据位例如被触 发器340在经延迟的DQS信号DQSjgg的上升时钟边缘处(例如，在t 5处)采样并且输出为数 据信号数据p。类似地，相邻数据位例如被触发器342在经延迟的DQS信号DQSjgg的相邻下 降时钟边缘处(例如，在t 6处）采样并且输出为数据信号数据N。
[0035] 在时间t7处，选通信号DQS进入其中DQS通道118的值再次被固定为低的"后同 步（post-amble)"时段。使能信号EN在时间〖 8处在后同步期间被撤销，从而重新门控通过 DQS通道118接收到的输入(对于门控的DQS信号0(^1.1导致固定的低值）并且保证免于通 过接收器330基于通过DQS通道118接收到的任何虚假的转变而对无用数据的任何非故意 的采样。时间t9标记数据信号DQ中的有意义数据的最后一个位的结束。最后，时间t 1(l标 记下一个三态时段的开始。
[0036] 在传统的DQS系统架构中，控制器102维持自读命令从控制器102的发送器到外 部存储器设备104的传输以来的时钟循环的数目的计数。当预定数目的时钟循环已过去 时，控制器102主张使能信号EN。在这些实施方式的一部分中或在其它实施方式中，控制 器102还能够包括位于例如在与门344之前的可调整延迟链，其用来引入小于一个整数时 钟循环的相位调整。使能信号EN的主张通过控制器102的接收器中的与门344导致通过 准备好从外部存储器设备104接收DQS和DQ信号的DQS通道118接收到的输入的非门控。 在使能信号EN被主张之后的一些数目的时钟循环，接收器从外部存储器设备104接收选通 信号DQS和数据信号DQ。然而，在读操作中，一般地存在在将读命令从控制器102发送到 外部存储器设备104时、在从外部存储器设备104内检索数据时以及在随后将所检测到的 数据和选通信号DQ和DQS分别从外部存储器设备104发送到控制器102时牵涉的长路径 距离和时间。由于例如快电压波动或抖动而导致的变化与这些长的路径长度成比例。在传 统的系统架构中，诸如在DDR3SDRAM兼容设备中，这样的变化能够使在前同步时段内（在时 间A与时间t 4之间）主张使能信号EN成为挑战。例如，在DDR3和DDR4SDRAM中使用的时 钟频率可以是约1千兆赫兹（GHz)或更大。如果使能信号EN被主张太早(例如，在前同步 时段在时间h处的开始之前的三态时段内），则如果虚假的转变通过DQS通道118被接收 至IJ，触发器340和342能够锁定无用数据。相反地，如果使能信号EN被主张太晚(例如，在 前同步时段在时间t 4处结束之后)，则触发器340和342能够错过在时间t3处开始通过DQ 通道112发送的有意义数据位中的一些，因为触发器340和342在没有在选通信号DQS中 发送的边缘转变的情况下不能够锁定数据，并且边缘转变未被触发器340和342接收到，直 到在与门344非门控通过DQS引脚116从DQS通道118接收到的输入为止。更具体地，例 如，如果使能信号EN被主张较晚并且在选通信号DQS的第一高脉冲期间转变，则门控的选 通信号DQS n*的第一高脉冲将被截断并且DQS的第二边缘将成为DQSn*的第一边缘；也 就是说，DQS n中的第一边缘将被向右移位，并且相对于数据信号DQ中的第一数据位值可能 不是理想地居中的。
[0037] 特定实施方式涉及包括控制器102的系统100,所述控制器102被配置成与诸如例 如DDR4SDRAM设备的符合伪开漏10标准的外部存储器设备104进行通信。同样地，为了清 楚和易于解释，特定实施方式的外部存储器设备104在下文中可以被称为DDR4SDRAM104， 但是设想到其它实施方式可以在其中外部存储器设备104包括符合10标准的发送器的其 它系统中被利用，在所述10标准中，选通信号DQS具有与不确定性三态相反的确定性三态。 在一些实施方式中，控制器102可以是诸如可编程逻辑器件（PLD)的可配置电路。例如，控 制器102可以是复杂可编程逻辑器件（CPLD)或现场可编程门阵列（FPGA)。在一些其它实 施方式中，控制器102可以是不同类型的可配置电路，诸如可配置专用IC (ASIC)或结构化 ASIC。
[0038] 在特定实施方式中，控制器102中的接收器被配置成在选通信号DQS的前同步时 段内自动地主张或者"自我对准"DQS使能信号EN。经主张的DQS使能信号EN然后被用来 非门控从DQS引脚接收到的输入使得选通信号DQS能够被传输通过以到达接收器的其它组 件。这与其中控制器102在预定数目的时钟循环已过去之后或者在一些其它静态测量之后 主张使能信号EN的上面参考图2和3所描述的接收器330形成对比。类似地，在特定实施 方式中，控制器102中的接收器被配置成在选通信号DQS的后同步时段内自动地撤销DQS 使能信号EN。撤销的DQS使能信号EN然后被用来门控从DQS引脚接收到的输入，使得选通 信号DQS不通过接收器的其它组件。
[0039] 在DDR4SDRAM104中，发送器中的输出缓冲器包括伪开漏10。更具体地，发送器 的输出缓冲器包括强上拉机制，诸如连接在正功率轨V DD与缓冲器的输出（例如，DQS引脚 116b)之间的低电阻电路，所述强上拉机制具有在当发送器被禁用时的三态时段期间迅速 地将输出端上的电压从浮置电平上拉到逻辑1 (高）的效果。因为选通信号DQS是差分信 号，所以伪开漏10的结果是在三态时段期间，差分选通信号DQS的两个分量都被上拉到高； 也就是说，差分选通信号DQS的第一(例如，"正"）分量DQS P和第二(例如，"负"）分量DQSn 两者同时地为高。
[0040] 通过比较的方式，图4A示出了适合于在DDR3SDRAM设备的发送器中使用的示例短 截线串联端接逻辑（SSTL)输出缓冲器450。不像DDR4兼容的设备，DDR3兼容的设备不包括 伪开漏10。同样地，并且如上面所描述的那样，DDR3设备中的DQS引脚的输出在三态时段 期间是浮置的或不确定的；也就是说，它既不是低也不是高。输出缓冲器450包括被配置成 接收时钟信号Clk和输出使能信号0E的与非门452。输出缓冲器450还包括配置成反转输 出使能信号0E的值的反相器或"非"门454。或非门456被配置成接收经反转的输出使能 信号0E和时钟信号Clk。输出缓冲器450进一步包括PM0S "上拉"晶体管458和NM0S "下 拉"晶体管460。PM0S晶体管458被配置成当与非门452的输出是低时接通并且将发送设 备的DQS引脚116上拉到高。NM0S晶体管460被配置成当或非门456的输出是高时接通 并且将DQS引脚116下拉到低。表1 (在下面）示出了包括用于Clk和0E信号和用于与非 门452、非门454、或非门456以及DQS引脚116的对应输出的逻辑值的真值表。如表1中 所示，当输出使能信号0E是高时，发送器被启用或者"打开"，并且选通信号DQS取时钟信号 Clk的值。但当输出使能信号0E的值是低时，发送器被有效地禁用并且处于浮置的三态。 结果，DQS引脚116上的输出是浮置的(示出为"Z")，因为PM0S晶体管458和NM0S晶体管 460均不上拉或者下拉DQS引脚116。如上面所指出的那样，在DDR3SDRAM系统架构中使用 的DQS信号是差分的，从而，参考图4A所分别描述的时钟、输出使能以及选通信号Clk、0E 以及DQS可以指的是差分信号，同时参考图4A所描述的组件中的一些或全部可以被理解成 指的是被配置成使用差分信号的相应分量进行操作的成对的互补组件。
[0041] Clk |〇E~[#~|或非 |与非 |DQS~ ? ? ? ? ? z ? ? ? ? ? z ? ? ? ? ? ? ? [I ?ο ?ο ?ο [I
[0042] 表 1
[0043] Clk |〇Ε~[#~I或非 I与非 |DQS~ ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
[0044] 表 2
[0045] 图4Β示出了伪开漏（POD)输出缓冲器462的简单示例。然而，在诸如DDR4SDRAM 设备104之类的DDR4SDRAM设备中的发送器可以包括相当更复杂的伪开漏10。与SSTL输 出缓冲器450类似，P0D输出缓冲器462包括被配置成接收时钟信号Clk和输出使能信号 0E的与非门464。输出缓冲器462还包括被配置成反转输出使能信号0E的值的非门466， 以及被配置成接收经反转的输出使能信号0E和时钟信号Clk的或非门468。输出缓冲器 462进一步包括PM0S上拉晶体管470和NM0S下拉晶体管472。与输出缓冲器450类似， PM0S晶体管470被配置成当与非门464的输出是低时接通并且将DQS引脚116上拉到高。 NM0S晶体管472被配置成当或非门468的输出是高时接通并且将DQS引脚116下拉到低。 但不像图4A中的DDR3架构，在图4B的伪开漏架构中，输出缓冲器462进一步包括还被配置 成接收输出使能信号0E的第二PM0S上拉晶体管474。上面的表2示出了包括用于Clk和 0E信号以及用于与非门464、非门466、或非门468以及DQS引脚116的相应输出的逻辑值 的真值表。如表2中所示，当输出使能信号0E被主张(例如，高）时，发送器被启用或者"打 开"，并且选通信号DQS取时钟信号Clk的值。但当输出使能信号0E的值被撤销(例如，低） 时，发送器被有效地禁用。然而，与其中DQS引脚116在输出使能信号0E是低时进入浮置 的三态的图4A的DDR3兼容发送器对比，在图4B的发送器中，DQS引脚116在三态时段期 间通过第二PM0S上拉晶体管474被上拉到高，而不管PM0S晶体管470和NM0S晶体管472 均不上拉或者下拉DQS引脚116的事实。从而，与图4A的DDR3兼容发送器对比，当输出使 能信号0E是低时，差分信号DQS的分量DQS P和DQSN两者都是高。如上面所指出的那样，在 DDR4SDRAM系统架构中使用的DQS信号是差分的，从而，参考图4B所分别描述的时钟、输出 使能以及选通信号Clk、0E以及DQS可以指的是差分信号，同时参考图4B所描述的组件中 的一些或全部可以被理解成指的是被配置成使用差分信号的相应分量进行操作的成对的 互补组件。
[0046] 图5示出了如下的定时图，该定时图图示在适合于在利用DDR4SDRAM的外部存储 器设备104或被配置成与利用DDR4SDRAM的外部存储器设备104进行通信的控制器102中 使用的接收器中的数据信号DQ、选通信号DQS、DQS使能信号EN、门控的DQS信号DQS n以及 延迟的DQS信号DQSjgg的值。数据信号DQ和选通信号DQS分别通过DQ通道114、DQS通 道118来发送。为了执行读操作，控制器102将读命令发送到DDR4SDRAM104。为了完成读 操作，DDR4SDRAM104的发送器使用具有伪开漏10 (诸如参考图4B所描述的伪开漏10)的 输出缓冲器将选通信号DQS与数据信号DQ -起地发送到控制器102的接收器。如上面所 描述的那样，控制器102中的接收器还需要主张的使能信号EN来准备接收DQS和DQ信号。 如将在下面所描述的那样，DQS使能信号EN被在内部生成并且通过接收器内的控制逻辑而 被主张或者撤销。
[0047] 图6示出了适合于在被配置成与利用DDR4SDRAM的外部存储器设备104进行通信 的控制器102中使用的示例接收器680。接收器680包括第一差分DQS缓冲器682和第二 单端DQ缓冲器684。为了便于特定实施方式的描述，因为选通信号DQS是差分信号，所以图 6的DQS引脚116被示例为两个互补的引脚116 P，用于接收差分选通信号DQS的第一("正"） 分量DQSP，以及116N，用于接收差分选通信号DQS的第二("负")分量DQS N。差分DQS缓冲器 682被配置成分别通过DQS引脚116P和116N分别接收差分选通信号DQS的第一分量DQS P 和第二分量DQSN。单端DQ缓冲器684被配置成通过DQ引脚112来接收数据信号DQ。单 端DQ缓冲器684被配置成接收可由DQ缓冲器684在确定数据信号DQ中的数据的值是否 是逻辑高或低时使用的参考电压V Krfl (例如，VDD/2或一些其它适合的值)。在采用DQS系统 架构的电路中，参考电压典型地是要么在内部生成要么从外部提供的专用参考电压。
[0048] 如图5中所示，在时间h处，伪开漏发送器被禁用并且差分选通信号DQS的第一分 量DQS P和差分选通信号DQS的第二分量DQSN两者的值都是高。因此，在这个时间期间通过 DQ通道114发送的和由图6的DQ引脚112所接收到的任何值被认为是无用的。当发送器 打开并且离开三态时，发送设备在通过DQS通道118输出选通信号DQS的时钟边缘之前通 过DQS通道118发送前同步。例如，在DDR4SDRAM的情况下，发送器能够被配置成输出具有 两个长度中的一个（1T或2T)的前同步码，所述两个长度分别具有约一个时间循环时段（T) 和约两个时钟循环时段的持续时间。在前同步期间，差分选通信号DQS的第一分量DQS P是 高而差分选通信号DQS的第二分量DQSN是低。例如，在2T前同步的情况下，前同步在h处 开始，然而在1T前同步的情况下，前同步在t 2处开始。应注意，在一些实施方式中，控制器 102和DDR4SDRAM104被配置成使用1T前同步：以这种方式，每当设备从发送状态切换到接 收状态时能够节省等同于一个时钟循环的时间并且反之亦然。作为自动地主张 DQS使能信 号EN而不是必须对时钟边缘进行计数或者执行其中具有在其内将主张使能信号的较长前 同步将是有用的一些其它测量的能力的直接结果，这个时间节省变得可能。
[0049] 不像在DDR3协议前同步中，在DDR4协议前同步中，选通信号DQS在前同步期间转 变一次，如在图5中的时间t 3处所示的那样。如图6中所示，接收器680进一步包括被配 置成接收差分选通信号DQS的第一分量DQSP的另外的单端缓冲器686。单端缓冲器686还 被配置成接收可由缓冲器686在确定差分选通信号DQS的第一分量DQS P的值是否是逻辑 高或低时使用的参考电压VKrf2 (例如，VDD/2或一些其它适合的值)。由单端缓冲器686所使 用的参考电压VKef2可以是与由单端缓冲器684所使用的参考电压V Krfl相同或不同。在其 中参考电压VKef2是不同的实施方式中，参考电压VKrf2可以是要么在内部生成要么从外部提 供的专用参考电压。应注意，因为差分输入缓冲器682将一般地具有与单端缓冲器686相 比不同的传播延迟，所以接收器680可以进一步包括插入在缓冲器682或686中的一个之 后的一个或更多个静态延迟元件(未示出）以补偿由传播延迟差所引入的偏移。
[0050] 接收器680进一步包括被配置成接收缓冲器686的输出的门控控制逻辑696。因 为知道差分信号DQS在前同步期间转变一次，并且因为知道差分选通信号DQS的第一分量 DQSP的值在三态期间是高（因为它被伪开漏10上拉)，所以，当门控控制逻辑696在时间t3 处在差分选通信号DQS的第一分量DQSP中检测到下降时钟边缘时，知道选通信号DQS中的 突发的时钟边缘将在时间t 5处立刻(例如，在时钟循环的约一半内）开始。因此，关于在t3 的转变的这个信息能够被控制逻辑696用来在从约t3延伸到约t5的"非门控"窗口内的时 间t 4处自动地触发DQS使能信号EN的主张。
[0051] 图7示出了用于实现图6的接收器680中的门控控制逻辑696的示例电路。在图 7中所示出的实施方式中，门控控制逻辑696包括触发器或其它锁定电路701、703、705和 707、与门709和711、异或门713、或门715以及非门717、719、721和723。电路的结果是触 发器703基于如上面所描述的差分信号的第一分量DQS P并且响应于控制信号ARM、BL8 (或 BL4)来生成使能信号EN，并且继续。
[0052] 与上面所描述的接收器330类似，接收器680进一步包括被配置成基于DQS使能 信号EN的值来门控和非门控选通信号DQS的与逻辑门688或其它门控电路。接收器680与 接收器330之间的显著差异是DQS使能信号EN由接收器680内的控制逻辑696在内部生 成并且主张以及撤销。与门688被配置成接收DQS使能信号EN和从差分缓冲器682接收 到的经缓冲的选通信号DQS Mff，并且配置成基于与逻辑操作来输出门控的DQS信号DQSn。 更具体地，当使能信号ΕΝ在时间t 4处被主张时(例如，当它是逻辑1或高时)，与门688 "非 门控"选通信号DQSMff，也就是说，DQSDiff的值通过与门688并且作为门控的DQS信号DQS π 被输出。相比之下，当使能信号ΕΝ未被主张时(例如，当它是逻辑0或低时)，与门688或其 它门控电路的输出保持固定在低，并且因此，没有数据被触发器或其它锁定电路692和694 采样并且锁定。
[0053] 与上面所描述的接收器330类似，接收器680进一步包括被配置成在门控的DQS 信号DQSn*引入相位延迟以生成延迟的DQS信号DQSjgg的延迟时钟690,如图5中所示。 例如，延迟时钟690能够包括延迟锁相环（DLL)电路或相位锁相环（PLL)电路。延迟时钟 690使门控的DQS信号DQS π延迟使得经延迟的DQS信号DQS^g中的上升和下降时钟边缘 例如与数据信号DQ中的数据位的数据窗口的中心对准，如例如在时间t 6和t7处所示出的 那样。更具体地，因为数据信号DQ是DDR信号，所以典型地期望经延迟的DQS信号DQS^ 被延迟与数据信号DQ差约90度的相位偏移。以这种方式，对于经延迟的DQS信号DQS jgg 的每个时钟循环，数据信号DQ中的数据的两个位能够被可靠地采样。更具体地，对于每个 时钟循环，数据信号DQ的一个数据位被例如触发器692在经延迟的DQS信号DQSjgg的上升 时钟边缘处(例如，在t 6处)采样并且输出为数据信号数据P。类似地，相邻数据位被例如触 发器694在经延迟的DQS信号DQS^的相邻下降时钟边缘处(例如，在t 7处)采样并且输出 为数据信号数据^
[0054] 在时间t8处，选通信号DQS开始其中差分信号DQS的第一分量DQSP的值是逻辑0 (低）并且其中差分信号DQS的第二分量DQS N的值是逻辑1 (高）的"后同步"时段。控制逻 辑696被配置成在后同步期间在时间t9处自动地撤销DQS使能信号EN，从而重新门控来自 DQS通道118的输入并且保证免于通过接收器680基于通过DQS通道118接收到的任何虚假 的转变来对无用数据的任何非故意的采样。时间t 1(l标记数据信号DQ中的有意义数据的最 后一个位的结束。最后，时间tn标记下一个三态时段的开始。控制逻辑696能够被配置成 基于与门688的输出并且在一些实施方式中与由控制逻辑696所接收到的一个或更多个控 制信号Cntrl相结合地自动地撤销DQS使能信号EN。在一些实施方式中，控制逻辑696能 够被配置成主张 DQS使能信号EN直到从与门688输出的非门控信号DQS π中的数目为"η" 的下降时钟边缘被控制逻辑696检测到为止。在一些这样的实施方式中，数目η经由控制 信号Cntrl被接收到并且指的是待发送到接收器680的选通信号DQS的突发长度。在一些 实施方式中，控制逻辑696还接收一个或更多个其它控制信号，诸如重新启动用来对从与 门688输出的非门控信号DQS n中的下降时钟边缘进行计数的突发长度计数器的控制信号。 当第一突发的结束直接地延续到下一个突发的前同步码时，其它控制信号可以使控制逻辑 696跳过诸如例如在突发之间的特定非门控信号DQS n循环。
[0055] 图8示出了图示用于自动地门控和非门控数据选通信号的示例过程的流程图。例 如，过程800能够由刚描述的接收器680来执行。过程800在801处从通过可配置电路接 收包括第一分量和第二分量的差分选通信号开始。在803处第一缓冲器缓冲差分选通信号 的第一分量和第二分量两者。在805处第二缓冲器缓冲差分选通信号的第一分量。在一些 实施方式中，步骤803和805中的一些或全部被同时执行。在807处控制逻辑块接收第二 缓冲器的输出。当控制逻辑块在809处检测到差分选通信号的第一分量从第一逻辑状态到 第二逻辑状态的转变时，过程然后继续。响应于转变的检测，控制逻辑块在811处主张使能 信号。在813处门控逻辑块接收经主张的使能信号。在815处，门控逻辑块然后非门控第 一缓冲器的输出，使得第一缓冲器的输出能够通过门控逻辑块。在一些实施方式中，在817 处门控逻辑块然后接收差分选通信号中的突发的时钟边缘。在一些实施方式中，数据信号 在819处被大致相称地与差分选通信号中的突发的时钟边缘并行地接收。在一些实施方 式中，在821处门控逻辑块的输出被延迟，使得门控逻辑块的输出中的时钟边缘大致地与 数据信号中数据位的中心对准。在步骤823处数据信号中的数据位在时钟边缘处被采样。 在一些实施例中，在差分选通信号中的大量时钟边缘被接收到之后，控制逻辑块然后在825 处撤销使能信号。当使能信号被撤销时，门控逻辑块然后在827处门控第一缓冲器的输出 使得第一缓冲器的输出不通过门控逻辑块。
[0056] 最后，所公开的实施方式不会遭受与能够使得难以在前同步窗口内对准DQS使能 信号以便于避免无用数据的非故意的捕获的路径长度变化和其它变化相关联的定时问题。 所公开的实施方式通过提供被配置成自动地主张 DQS使能信号并且因此自动地非门控并 且重新门控通过DQS通道接收到的输入的另外的电路，提供了对这样的定时问题的优雅解 决方案。一些实施方式除上面所描述的那些之外还包括以下优点中的一个或更多个。例如， 参考图5和6所描述的控制逻辑696能够靠近DQS输入被自包含在硬逻辑中，从而要求较 少硅或裸片面积，并且在其中控制器是或者被包括在FPGA中的实施方式，要求较少FPGA核 心面积。一些实施方式因为FPGA中额外的单端缓冲器的可用性而在FPGA中是特别有用的 或有利的。例如，FPGA典型地包括用于每组差分10引脚的差分缓冲器以及一对单端缓冲 器(一个用于该对中的每个单独的引脚)。因此，适合于用作缓冲器686的额外的单端缓冲 器能够取自另外地是差分对的单端缓冲器。另外地，期望改进的定时将允许更快的DDR4接 口的使用。
[0057] 尽管为了方便，上面以单数方式描述许多组件和过程，但是本领域的技术人员将 领会，多个组件和重复的过程还能够被用来实践本公开的技术。虽然已经参考其特定实施 方式示出并且描述了特定实施例，但是本领域的技术人员将理解，在不背离本发明的精神 或范围的情况下，可以做出所公开实施例的形式和细节上的改变。例如，本发明的实施例可 以被与各种组件一起采用并且不应该限于上面所提到的组件。另外地，上面的过程中的一 个或多个中的特定步骤可以被省略、执行多次、并行地执行并且以不同的顺序执行。因此意 图是，本发明被解释成包括落入本发明的真实精神和范围内的所有变化和同等物。
[0058] 本申请要求由Maryan等人于2013年3月14日提交的标题为"CIRCUITS ANDMETHODS FOR DQS AUTOGATING"的共同未决的美国专利申请序号13/829, 881 (代理人 档案号ALTRP293/A04001)的优先权，该美国专利申请从而通过引用整体地结合并且用于所 有目的。
【权利要求】
1. 一种方法，该方法包括以下步骤： 通过可配置电路来接收由第一分量和第二分量组成的差分选通信号； 通过第一缓冲器来缓冲所述差分选通信号的所述第一分量和所述第二分量两者； 通过第二缓冲器来缓冲所述差分选通信号的所述第一分量； 通过控制逻辑块来接收所述第二缓冲器的输出； 在当所述差分选通信号的所述第一分量和所述第二分量两者的值都处于第一逻辑状 态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，通过所述控制 逻辑块来检测所述差分选通信号的所述第一分量从所述第一逻辑状态到第二逻辑状态的 转变； 响应于所述转变的检测，通过所述控制逻辑块来主张使能信号； 通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出；以及 当所述使能信号被主张时，通过所述门控逻辑块来非门控所述第一缓冲器的输出，使 得所述第一缓冲器的输出通过所述门控逻辑块。
2. 根据权利要求1所述的方法，该方法进一步包括接收数据信号，其中，所述数据信号 被大致相称地与所述差分选通信号中的所述突发的时钟边缘并行地接收。
3. 根据权利要求2所述的方法，该方法进一步包括： 使所述门控逻辑块的输出延迟，使得所述门控逻辑块的输出中的所述时钟边缘大致地 与所述数据信号中的数据位的中心对准；以及 在所述时钟边缘处对所述数据信号中的所述数据位进行采样。
4. 根据权利要求2所述的方法，该方法进一步包括：在所述差分选通信号中的大量时 钟边缘被接收到之后，通过所述控制逻辑块来撤销所述使能信号。
5. 根据权利要求4所述的方法，该方法进一步包括：当所述使能信号被撤销时，通过所 述门控逻辑块来门控所述第一缓冲器的输出，使得所述第一缓冲器的输出不通过所述门控 逻辑块并且使得所述门控逻辑块的输出被固定。
6. 根据权利要求2到5中任一项所述的方法，其中，所述数据信号是DQ信号并且所述 差分选通信号是DQS信号。
7. 根据权利要求6所述的方法，其中，所述方法在被配置成与DDR4SDRAM通信的控制器 的接收电路中被执行。
8. -种方法，该方法包括以下步骤： 通过一个或多个缓冲器来接收由第一分量和第二分量组成的差分选通信号，所述差分 选通信号由包括三态、前同步状态以及突发状态的至少三个状态来表征，其中： 所述三态由其中所述差分选通信号的所述第一分量和所述第二分量两者都具有处于 第一逻辑状态的值的状态来表征； 所述前同步状态由其中所述第一分量处于所述第一逻辑状态并且所述第二分量处于 第二逻辑状态的第一时段、其中所述第一分量的值从所述第一逻辑状态转变到所述第二逻 辑状态的转变时段、以及其中所述第一分量处于所述第二逻辑状态并且所述第二分量处于 所述第一逻辑状态的第二时段来表征；以及 所述突发状态由大量循环时钟边缘来表征；在所述前同步期间，通过控制逻辑块来检 测所述第一分量从所述第一逻辑状态到所述第二逻辑状态的转变； 响应于所述转变的检测，通过所述控制逻辑块来主张使能信号； 通过门控逻辑块来接收所述使能信号和所述差分选通信号；以及 当所述使能信号被主张时，通过所述门控逻辑块来非门控所述差分选通信号，使得在 所述突发状态下的所述时钟边缘通过所述门控逻辑块。
9. 根据权利要求8所述的方法，该方法进一步包括接收数据信号，其中，所述数据信号 大致相称地与处于所述突发状态下的所述差分选通信号中的所述时钟边缘并行地被接收。
10. 根据权利要求9所述的方法，该方法进一步包括： 使所述门控逻辑块的输出延迟，使得处于所述突发状态下的经延迟的所述差分选通信 号中的所述时钟边缘大致地与所述数据信号中的数据位的中心对准；以及 在所述时钟边缘处对所述数据信号中的所述数据位进行采样。
11. 根据权利要求9所述的方法，该方法进一步包括：在所述差分选通信号中的大量时 钟边缘被接收到之后，通过所述控制逻辑块来撤销所述使能信号。
12. 根据权利要求11所述的方法，该方法进一步包括：当所述使能信号被撤销时，通过 所述门控逻辑块来门控所述差分选通信号，使得在所述突发状态下的所述时钟边缘不通过 所述门控逻辑块并且使得所述门控逻辑块的输出被固定。
13. 根据权利要求9到12中任一项所述的方法，其中，所述数据信号是DQ信号并且所 述差分选通信号是DQS信号。
14. 根据权利要求13所述的方法，其中，所述方法在被配置成与DDR4SDRAM通信的控制 器的接收电路中被执行。
15. -种电路，所述电路包括： 差分缓冲器，其被配置成接收差分选通信号的第一分量和第二分量并且输出所述差分 选通信号的经缓冲的所述第一分量和所述第二分量； 单端缓冲器，其被配置成接收所述差分选通信号的所述第一分量并且输出所述差分选 通信号的经缓冲的所述第一分量； 控制逻辑块，其被配置成接收所述单端缓冲器的输出，所述控制逻辑块被进一步配置 成检测所述差分选通信号的所述第一分量的转变并且在当所述差分选通信号的所述第一 分量和所述第二分量两者的值都处于所述第一逻辑状态时的时段之后但在接收到所述差 分选通信号中的突发的时钟边缘之前，当所述差分选通信号的所述第一分量从第一逻辑状 态转变到第二逻辑状态时，主张使能信号； 门控逻辑块，其被配置成接收所述使能信号和所述差分缓冲器的输出，所述门控逻辑 块被进一步配置成：当所述使能信号被主张时，非门控所述差分缓冲器的输出使得所述差 分缓冲器的输出通过所述门控逻辑块。
16. 根据权利要求15所述的电路，所述电路进一步包括被配置成接收数据信号的数据 缓冲器，其中，所述数据信号被大致相称地与所述差分选通信号中的所述突发的时钟边缘 并行地接收。
17. 根据权利要求16所述的电路，所述电路进一步包括： 延迟块，其被配置成使所述门控逻辑块的输出延迟使得所述门控逻辑块的输出中的所 述时钟边缘大致地与所述数据信号中的数据位的中心对准；以及 锁定电路，其被配置成在所述时钟边缘处对所述数据信号中的所述数据位进行采样。
18. 根据权利要求16所述的电路，其中，在所述差分选通信号中的大量时钟边缘被接 收到之后，所述控制逻辑块被配置成撤销所述使能信号。
19. 根据权利要求18所述的电路，其中，当所述使能信号被撤销时，所述门控逻辑块被 配置成门控所述差分缓冲器的输出，使得所述差分缓冲器的输出不通过所述门控逻辑块并 且使得所述门控逻辑块的输出被固定。
20. 根据权利要求16到19中任一项所述的电路，其中，所述数据信号是DQ信号并且所 述差分选通信号是DQS信号。
21. 根据权利要求20所述的电路，其中，所述电路位于被配置成与DDR4SDRAM通信的控 制器的接收电路内。
22. 根据权利要求16到19中任一项所述的电路，其中，所述电路被实现在可编程逻辑 器件内。
【文档编号】G06F13/16GK104063340SQ201410092566
【公开日】2014年9月24日 申请日期:2014年3月13日 优先权日:2013年3月14日
【发明者】K·马里扬, G·R·邱, W·诺迪克, N·阿兹兹 申请人:奥特拉有限公司