芯片逻辑地址到物理地址的转换方法和装置制造方法
【专利摘要】一种芯片逻辑地址到物理地址的转换方法和装置，其中，方法包括：在芯片上选取失效区域；破坏失效区域；检测失效区域，获取失效区域中失效位存储单元的逻辑地址；根据预设的逻辑地址到物理地址的转换关系，得到失效位存储单元的逻辑地址对应的理论物理地址；对芯片作物理失效分析，将失效位存储单元的理论物理地址与失效区域的实际位置进行比较，得到理论物理地址到实际位置的偏移值；根据偏移值，得到芯片的逻辑地址到物理地址的转换关系。通过所述方法和装置，可以解决现有技术中逻辑地址到实际物理地址效率低下以及存在转换出错的问题。
【专利说明】芯片逻辑地址到物理地址的转换方法和装置
【技术领域】
[0001] 本发明涉及半导体【技术领域】，尤其涉及一种芯片逻辑地址到物理地址的转换方法 和装置。
【背景技术】
[0002] 在芯片安全隐患检测、芯片反向工程或者失效分析中，需要将集成电路芯片中存 储器单元或者模块的逻辑地址与实际物理地址做转换确认，包括阵列、模块、扇区、输入输 出单元、字线、位线、虚设字线、虚设位线等的确认，继而才能完成后续的芯片安全性检测、 电路功能确认或者失效分析的工作。
[0003] 目前，通常是技术人员通过研究电路设计方案或者版图，从而由逻辑地址推算出 实际物理地址。
[0004] 然而上述方法存在的问题有：（1)出于知识产权保护的原因，在很多情况下，很难 获取到完整的电路设计方案；（2)版图设计的多变性，即使是同一个版图设计者，通常由于 客户的设计要求，面积限制等原因，其设计也不尽相同。因此根据上述方法来实现逻辑地址 到实际物理地址的转换存在效率低下，定义困难的问题，且由于存在偏差，还容易导致转换 出错，影响后续处理。
【发明内容】
[0005] 本发明实施例解决的问题是如何解决现有技术中逻辑地址到实际物理地址效率 低下以及存在转换出错的问题。
[0006] 为解决上述问题，本发明实施例提供一种芯片逻辑地址到物理地址的转换方法， 所述方法包括：在所述芯片上选取失效区域；破坏所述失效区域；检测所述失效区域，获取 所述失效区域中失效位存储单元的逻辑地址；根据预设的逻辑地址到物理地址的转换关 系，得到所述失效位存储单元的逻辑地址对应的理论物理地址；对所述芯片作物理失效分 析，将所述失效位存储单元的理论物理地址与所述失效区域的实际位置进行比较，得到理 论物理地址到实际位置的偏移值；根据所述偏移值，得到所述芯片的逻辑地址到物理地址 的转换关系。
[0007] 可选的，所述在所述芯片上选取失效区域包括：在所述芯片上选取至少两个失效 区域。
[0008] 可选的，所述失效位置区域包括设置于芯片顶角位置的失效区域以及设置于芯片 中心位置的失效区域。
[0009] 可选的，所述失效区域包括至少三个失效位存储单元；至少两个所述失效位存储 单元在字线方向上相邻，且在字线方向上相邻的两个失效位存储单元中的一个与至少另一 个失效位存储单元在位线方向上相邻。
[0010] 可选的，所述破坏所述失效区域包括：通过汇聚激光束轰击所述失效区域。
[0011] 可选的，所述破坏所述失效区域包括：通过汇聚离子束轰击所述失效区域。
[0012] 可选的，所述破坏所述失效区域之后还包括：通过检测所述失效区域的图像和电 参数信号强度，判断所述失效区域是否已被切割到衬底位置。
[0013] 本发明实施例还公开了一种芯片逻辑地址到物理地址的转换装置，所述装置包 括：选取单元，用于在所述芯片上选取失效区域；切割控制单元，用于破坏所述失效区域； 获取单元，用于检测所述失效区域，获取所述失效区域中失效位存储单元的逻辑地址；第一 计算单元，用于根据预设的逻辑地址到物理地址的转换关系，得到所述失效位存储单元的 逻辑地址对应的理论物理地址；比较单元，用于对所述芯片作物理失效分析，将所述失效位 存储单元的理论物理地址与所述失效区域的实际位置进行比较，得到理论物理地址到实际 位置的偏移值；第二计算单元，根据所述偏移值，得到所述芯片的逻辑地址到物理地址的转 换关系。
[0014] 可选的，所述选取单元用于在所述芯片上选取至少两个失效区域。
[0015] 可选的，所述失效区域包括至少三个失效位存储单元；至少两个所述失效位存储 单元在字线方向上相邻，且在字线方向上相邻的两个失效位存储单元中的一个与至少另一 个失效位存储单元在位线方向上相邻。
[0016] 与现有技术相比，本发明实施例的技术方案具有以下优点：
[0017] 通过在芯片上破坏预先选取的失效区域，并根据获取的所述失效区域的逻辑地 址，对比推导出的理论物理地址与实际的被破坏位置是否一致，从而得出两者之间的偏移 量。根据所述芯片上的多个区域的偏移量信息，可以得到芯片中逻辑地址到物理地址的转 换规律，从而实现芯片逻辑地址到物理地址的快速转换。
[0018] 进一步，通过设置至少两个失效区域，可以得到更多失效信息，从而更为准确快速 地得到芯片中逻辑地址到物理地址的转换规律。
[0019] 此外，通过在每个失效区域内设置在字线方向上相邻的失效位存储单元中的一 个，以及在位线方向上相邻的失效位存储单元，可以得到逻辑地址在这两个方向上的分布 规律，从而快速得到逻辑地址到物理地址的转换。
【专利附图】
【附图说明】
[0020] 图1是本发明实施例的一种芯片逻辑地址到物理地址的转换方法的流程图；
[0021] 图2是本发明实施例中失效区域在芯片上分布的位置示意图；
[0022] 图3是本发明实施例的一种芯片逻辑地址到物理地址的转换装置的结构示意图。
【具体实施方式】
[0023] 在现有技术中，通常是由技术人员通过研究电路设计方案或者版图，从而由逻辑 地址推算出实际物理地址。但是出于知识产权保护的原因，在很多情况下，很难获取到完整 的电路设计方案，并且由于版图设计的多变性，即使是同一个版图设计者，按照客户的设计 要求，面积限制等原因，其设计也不尽相同。因此根据上述方法来实现逻辑地址到实际物理 地址的转换存在效率低下，定义困难的问题。
[0024] 在实际应用中，基于客户所提供的逻辑地址到物理地址的转换方法寻找芯片中失 效点的实际位置不仅效率低下，而且由于芯片中存在很多虚设字线，虚设位线，冗余位线以 及其它设计等，因此还会导致检测的成功率较低。在很多情况下并不能发现芯片中失效点 的真实位置，使芯片逻辑地址到真实物理地址的转换出错，难以有效地发现失效点或者影 响后续处理。此外，有时芯片中失效点的失效效果并不明显，这也增大了失效检测的难度。
[0025] 本发明实施例通过在芯片上破坏预先选取的失效区域，并根据获取的所述失效区 域的逻辑地址，对比推导出的理论物理地址与实际的被破坏位置是否一致，从而得出两者 之间的偏移量。根据所述芯片上的多个区域的偏移量信息，可以得到芯片中逻辑地址到物 理地址的转换规律，从而实现芯片逻辑地址到物理地址的快速转换。
[0026] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0027] 本发明实施例提供了一种芯片逻辑地址到物理地址的转换方法，参照图1，以下通 过具体步骤进行详细说明。
[0028] 步骤S101，在所述芯片上选取失效区域。
[0029] 本发明实施例所要实现的是芯片中存储器单元部分逻辑地址到物理地址的转化， 因此芯片中失效区域的选取区域为芯片中的存储器单元部分。
[0030] 在具体实施中，可以在所述芯片上至少选取两个位置作为所述失效区域，以得到 这两个区域之间的地址分布规律。例如如图2所示，如果分别选取所述芯片的左上角位置1 和中心位置2作为失效区域，就可以获得芯片中这两个位置之间的存储器单元的地址分布 规律。如果分别选取所述芯片的左上角位置1、中心位置2以及右下角位置3作为失效区 域，则相应可以获得这三个位置间存储器单元的地址分布规律。
[0031] 可以理解的是，选取的失效区域越多，相应能够获得的芯片中存储单元的地址信 息也就越多，从而能够更快更准确地得到芯片逻辑地址到物理地址的转换规律。
[0032] 在具体实施中，可以将芯片载入聚焦离子束（Focused Ion beam, FIB)的真空腔 室，并将芯片的存储器单元置于聚焦位置。利用FIB检测软件画出待切割区域图案作为一 个失效区域。
[0033] 为了保证最小的测试样本量以得到逻辑地址到物理地址的转换规律，一个失效区 域，即所述图案中至少要包括存储器单元的三个失效位存储单元。可以理解的是，失效区域 的面积越大，所包含的位存储单元越多，则得到的相关地址信息也会越多，得到逻辑地址到 物理地址转换规律的效率也会越高。
[0034] 为了能更全面地得到芯片中存储器单元地址的变化信息，可以对失效区域中的失 效位存储单元的排列顺序进行设定。在所述失效区域中，至少两个所述失效位存储单元在 字线方向上相邻，且在字线方向上相邻的两个失效位存储单元中的一个与至少另一个失效 位存储单元在位线方向上相邻。通过使所述失效位存储单元两两在字线方向或位线方向上 相邻，可以得到位存储单元的地址在这两个方向上的分布规律，从而更准确地实现位存储 单元由逻辑地址到物理地址的转换。
[0035] 步骤S102,破坏所述失效区域。
[0036] 在具体实施中，可以通过汇聚离子束轰击所述失效区域，直到将所述失效区域切 割到底层的衬底位置，从而造成所述失效区域完全失效，以在后续测试中快速发现该失效 区域。
[0037] 在通过FIB设备对指定的失效区域进行切割的过程中，可以通过FIB设备配备的 示波器，实时显示收集到切割失效区域的图像和同该区域二次电子产量相关的电信号强 度，从而判断切割是否已经到达底层的硅片衬底位置。具体来说，由于切割过程会经过金属 层、氧化层和衬底，因此相应的，信号强度会呈现由亮变暗，然后再变亮，通过观察示波器显 示的图案及其信号强度变化，就能够判断切割是否到位。按照上述方法完成对所有选取的 失效区域的破坏。
[0038] 在具体实施中，还可以通过汇聚激光束轰击所述失效区域，直到将所述失效区域 切割到底层的衬底位置，从而造成所述失效区域完全失效，以在后续测试中快速发现该失 效区域。
[0039] 步骤S103,检测所述失效区域，获取所述失效区域中失效位存储单元的逻辑地址。
[0040] 在具体实施中，具体测试过程可以是：将所述芯片载入存储器测试系统中，由测试 系统对芯片测试相应的电参数，并将得到的测试电参数数据编号与标准值比较。如果过该 参数与标准值相比不能通过，则该参数失效。所述测试系统会自动记录该失效的芯片的地 址以及其中失效的单元的逻辑地址。通常该测试方法是对整片晶元上的芯片进行测试，因 此在测试完成后，系统会按照晶元的形状生成一个晶元位图得出失效位置的位图和相应失 效点的逻辑地址。
[0041] 步骤S104,根据预设的逻辑地址到物理地址的转换关系，得到所述失效位存储单 元的逻辑地址对应的理论物理地址。
[0042] 例如，通过上述的步骤S102得到失效位存储单元的逻辑地址为： (258-453-〇x04)，表示该失效位存储单元在字线（WL) 258,位线（BL) 453处。
[0043] 根据预设的逻辑地址到物理地址的转换关系，可以将得到的逻辑地址一步步转换 成相应的物理地址。此处以位线BL的转换关系为例进行说明。首先将BL由十进制数453 转换成二进制数111000101，得到如表1所示的二进制数与预设转换数位之间的关系：
[0044]
[0045] 表 1
【权利要求】
1. 一种芯片逻辑地址到物理地址的转换方法，其特征在于，包括： 在所述芯片上选取失效区域； 破坏所述失效区域； 检测所述失效区域，获取所述失效区域中失效位存储单元的逻辑地址； 根据预设的逻辑地址到物理地址的转换关系，得到所述失效位存储单元的逻辑地址对 应的理论物理地址； 对所述芯片作物理失效分析，将所述失效位存储单元的理论物理地址与所述失效区域 的实际位置进行比较，得到理论物理地址到实际位置的偏移值； 根据所述偏移值，得到所述芯片的逻辑地址到物理地址的转换关系。
2. 如权利要求1所述的芯片逻辑地址到物理地址的转换方法，其特征在于，所述在所 述芯片上选取失效区域包括：在所述芯片上选取至少两个失效区域。
3. 如权利要求1所述的芯片逻辑地址到物理地址的转换方法，其特征在于，所述失效 位置区域包括设置于芯片顶角位置的失效区域以及设置于芯片中心位置的失效区域。
4. 如权利要求1所述的芯片逻辑地址到物理地址的转换方法，其特征在于，所述失效 区域包括至少三个失效位存储单元； 至少两个所述失效位存储单元在字线方向上相邻，且在字线方向上相邻的两个失效位 存储单元中的一个与至少另一个失效位存储单元在位线方向上相邻。
5. 如权利要求1所述的芯片逻辑地址到物理地址的转换方法，其特征在于，所述破坏 所述失效区域包括：通过汇聚激光束轰击所述失效区域。
6. 如权利要求1所述的芯片逻辑地址到物理地址的转换方法，其特征在于，所述破坏 所述失效区域包括：通过汇聚离子束轰击所述失效区域。
7. 如权利要求1所述的芯片逻辑地址到物理地址的转换方法，其特征在于，所述破坏 所述失效区域之后还包括： 通过检测所述失效区域的图像和电参数信号强度，判断所述失效区域是否已被切割到 衬底位置。
8. -种芯片逻辑地址到物理地址的转换装置，其特征在于，包括： 选取单元，用于在所述芯片上选取失效区域； 切割控制单元，用于破坏所述失效区域； 获取单元，用于检测所述失效区域，获取所述失效区域中失效位存储单元的逻辑地 址； 第一计算单元，用于根据预设的逻辑地址到物理地址的转换关系，得到所述失效位存 储单元的逻辑地址对应的理论物理地址； 比较单元，用于对所述芯片作物理失效分析，将所述失效位存储单元的理论物理地址 与所述失效区域的实际位置进行比较，得到理论物理地址到实际位置的偏移值； 第二计算单元，根据所述偏移值，得到所述芯片的逻辑地址到物理地址的转换关系。
9. 如权利要求8所述的芯片逻辑地址到物理地址的转换装置，其特征在于，所述选取 单元用于在所述芯片上选取至少两个失效区域。
10. 如权利要求8所述的芯片逻辑地址到物理地址的转换装置，其特征在于，所述失效 区域包括至少三个失效位存储单元；至少两个所述失效位存储单元在字线方向上相邻，且 在字线方向上相邻的两个失效位存储单元中的一个与至少另一个失效位存储单元在位线 方向上相邻。
【文档编号】G06F12/10GK104156325SQ201410425355
【公开日】2014年11月19日 申请日期:2014年8月26日 优先权日:2014年8月26日
【发明者】黄红伟, 刘抒, 金小英, 夏兰, 廖炳隆 申请人:上海华虹宏力半导体制造有限公司