一种通道可扩展的条件式触发高速同步采集记录系统的制作方法
【专利摘要】本发明公开了一种通道可扩展的条件式触发高速同步采集记录系统，包括时钟模块、采集模块、存储模块和主板控制器，时钟模块、采集模块、存储模块通过PCIE接口与主板控制器互联，时钟模块能够输出精准同步时钟信号和同步触发信号，驱动采集模块对输入模拟信号进行高速同步采集，采集到的数据在主板控制器下高速写入存储模块永久存储，其中时钟信号频率、触发信号来源可以设置，采集模块输出的判决信号接入时钟模块实现条件式触发。与现有技术相比，具有通道扩展、采集同步、条件式触发、多种方式采集、二次开发方便、人机交互设计简单等优点。
【专利说明】一种通道可扩展的条件式触发高速同步采集记录系统
【技术领域】
[0001]本发明具体涉及数据采集记录系统【技术领域】，尤其涉及在大规模阵列大容量信号并行获取环境下需要模块扩展、高效获取有用数据和采集同步的数据采集记录系统。
【背景技术】
[0002]目前在世界范围内研发的高速采集系统，大部分采用FPGA芯片控制AD芯片实现数据采集，针对特定需求选取芯片、设计结构等。研发的采集系统主要集中在某些相关领域特定信号的采集和集成在单板上的设计。而具有特定功能或者集成于单板的采集系统，如分布式POS子IMU数据采集系统、多通道振动数据采集系统等，根据功能不同，具有特殊的结构，缺乏通用性。
[0003]现有的大部分多通道高速同步采集记录系统均采用单板设计模式，即将实际需求的所有采集通道设计在一个电路背板上，使用单个或多个FPGA控制运算单元进行数据控制，然后通过标准接口将数据发送至存储单元存储。这样的设计通用性较差、采集通道很难扩展、采集控制和人机交互设计比较复杂。特别在需要大规模扩展的情况下，如上百路同步采集，扩展开发难度会更大，往往需要重新设计。另一方面，如果对采集到的信号数据不加以选择检验的进行存储，将会得到很多无用的信号，这会大大提高后续对存储数据再分析处理的难度和工作量。
【发明内容】
[0004]为克服现有技术的不足，本发明提供一种通道可扩展的条件式触发高速同步采集记录系统，其主要包括时钟模块、采集模块、存储模块和主板控制器，各模块接口均采用国际通用标准协议，数量可以任意扩展；并在数据采集与存储之间加入了判决信号，使采集到的数据能够条件式触发存储。与现有技术相比，首先是扩展能力的提升，系统可以在主板内各模块扩展，也可以在主板间整体扩展，加之各接口的标准化，从而使得系统多通道扩展更加容易，二次开发也更加方便；其次，在采集与存储之间加入了条件式触发信号，通过对接收信号进行统计判决，不仅可以有条件的舍弃无效信号，而且能够提高对周期信号等特定信号的采样速率。
[0005]本发明对多通道电子信号进行同步采集记录，能够在键盘、外接信号、GPS时亥IJ、条件式触发等多种触发源控制下进行单稳触发、自恢复触发、单稳再触发、自恢复再触发等多种采集方式的采集，采集通道可以大规模扩展。本发明主要包括时钟模块、采集模块、存储模块和主板控制器等，各模块接口均采用通用标准协议，可以进行主板内和主板间的采集通道扩展。本发明用于现代雷达探测、通信、传感器网络、天文学观测中的电子信号高速采集记录，尤其是多通道接收、要求同步采集记录的系统中。在条件式触发的多种采集方式下，可以获得更高效的数据，方便下一步数据再处理，为大规模阵列中并行获取到的大容量信号特性研究及算法验证提供了很大便利。
[0006]一种通道可扩展的条件式触发高速同步采集记录系统，包括时钟模块、采集模块、存储模块和主板控制器，时钟模块、采集模块、存储模块通过PCIE接口与主板控制器互联，时钟模块能够输出精准同步时钟信号和同步触发信号，驱动采集模块对输入模拟信号进行高速同步采集，采集到的数据在主板控制器下高速写入存储模块永久存储，其中时钟信号频率、触发信号来源可以设置，采集模块输出的判决信号接入时钟模块实现条件式触发；
[0007]当系统进行主板内采集通道扩展时，采集模块、存储模块根据主板控制器上的PCIE卡槽数量进行扩充，增加采集通道数量；同时在主板控制器上增设触发选择控制器，主板控制器通过串口与触发选择控制器互联，多个采集模块的判决信号经过触发选择控制器选择之后输入时钟模块，实现条件式触发；
[0008]当系统进行主板间采集通道扩展时，系统增设顶层主板控制器和顶层时钟模块，顶层主板控制器通过串口与触发选择控制器互联，顶层主板控制器通过PCIE接口与顶层时钟模块互联；主板控制器连同时钟模块、采集模块、存储模块整体复制扩展为多个；各主板控制器通过IB接口在IB交换机下实现交叉互联；顶层控制器控制触发选择控制器和顶层时钟模块，触发选择控制器能够选择判决信号触发顶层时钟模块输出触发信号，触发各主板控制器时钟模块输出下一级触发信号，触发各个采集通道进行数据存储。
[0009]采集模块使用FPGA芯片作为控制和运算单元，其外设包括高速AD芯片、精确时钟芯片、大容量SDRAM和Flash芯片，一块FPGA芯片能够外设多路AD、多块SDRAM，同时采集板上集成有外部时钟输入、外部触发输入、判决信号输出以及PCIE接口。
[0010]FPGA芯片包括数据上行模块和下行控制模块，还包括其外设的AD芯片以及PCIE数据互联模块，数据上行模块负责数据同步采集、数据同步传输、分路打包和数据缓存，数据进入FPGA芯片后，数据上行模块中的数据预处理模块对每一路采集的信号进行预处理，预处理包括增益校准、直流校准、前视缓存、统计判决量计算、数字下变频和数据打包等，在触发信号有效情况下对数据打包，然后通过路由控制进入SDRAM缓存，数据从SDRAM出来之后，与温度报警信号、溢出报警信号等数据进行帧打包，通过PCIE接口上传。下行控制模块包括片上总线和寄存器组，下行控制模块采用标准片上总线协议，合理分配控制寄存器组地址，有效响应主板控制器发送的控制指令。
[0011]数据预处理模块的数据控制逻辑结构。主要包括AD数据接收、前视FIFO缓存、数据校准、DDC以及数据位调整模块。采集数据进入FPGA后，分两路分别进行处理:一路进行统计判决量计算，进入统计判决量计算逻辑模块，对采集数据进行可设置长度、可调整权值的加权求和，然后与大小可设置的判决阈值比较，输出判决信号得到判决信号输出，输出的判决信号通过触发选择控制器进入时钟模块，进而控制数据的采集；采集到的数据另一路进入前视FIFO，从前视FIFO出来之后经过校准、DDC、数据位调整后进行数据打包，数据打包要在同一触发信号下进行。
[0012]FPGA内的采集触发源可以采用键盘、外接信号、GPS时刻、条件式触发等。
[0013]FPGA内的采集方式可以采用单稳触发、自恢复触发、单稳再触发和自恢复再触发。
[0014]本发明为解决多通道高速同步采集记录系统中的通道扩展、采集同步等问题，建立了一个采用通用接口、模块化可扩展、条件式触发的高速同步记录系统。该系统由时钟模块输出精准同步时钟信号和触发信号控制采集模块采集，数据在主板控制器下通过PCIE接口写入存储模块。在此架构下，设计了采集模块上的FPGA逻辑结构，实现了键盘、外接信号、GPS时刻、条件式触发等多种触发源触发下的单稳触发、自恢复触发、单稳再触发、自恢复再触发等多种采集方式。
[0015]本发明的时钟模块输出精准同步时钟信号与触发信号控制采集模块，使得各采集通道同步采集、各路采集数据同步存储。时钟模块集成有GPS接收机，可以在设定GPS时刻输出触发信号，也可以通过键盘或外部输入信号控制输出触发信号。采集模块通过ADC芯片、时钟芯片、SDRAM、FPGA芯片等，将模拟信号模数转换、打包、缓存、发送，同时能够条件式输出判决信号，触发时钟模块，实现对周期脉冲等特定信号的高效采集，FPGA内设计的各功能通过总线进行控制。存储模块采用raid阵列，通过控制多块固态硬盘，实现数据的高速存储。主板控制器集成有INFINIBAND(IB)高速数据互联接口，用于系统整体扩展时系统间的数据共享与控制。系统工作时，外部模拟信号耦合输入采集模块，在时钟模块的精准同步时钟信号控制下，采集模块对数据进行采集，并对数据进行一定长度的加权求和运算，将统计量与阈值比较后会产生判决信号触发时钟板输出同步触发信号。当触发条件满足时，时钟模块输出的同步触发信号触发采集模块对数据进行打包、缓存与上传，主板控制器将采集模块上传的数据写入存储模块，存储模块对写入的数据进行永久存储。
[0016]本发明主要应用于不同领域多通道高速数据采集记录和存储。可以根据实际需要进行级联和扩展，设置不同加权系数、统计长度和判别阈值，选择键盘、外接信号、GPS时刻、条件式触发等多种触发源和单稳触发、自恢复触发、单稳再触发、自恢复再触发等不同的采集方式。选用合适芯片，能够实现多通道、百兆级采样速率的同步采集记录。
[0017]与现有技术相比，具有通道扩展、采集同步、条件式触发、多种方式采集、二次开发方便、人机交互设计简单等优点。本发明的有益效果是:
[0018]1.扩展能力的提升，系统可以以主板内各模块扩展，也可以以主板间整体扩展；
[0019]2.数据预处理模块的加入，不仅可以有条件的舍弃无效信号，并且可以对特定信号进行更高频率的采集；
[0020]3.各处理模块的分离使得各模块的二次开发更加方便。
【专利附图】
【附图说明】
[0021]图1为本发明的系统整体结构图；
[0022]图2为本发明的系统主板内采集通道扩展结构图。
[0023]图3为本发明系统主板间采集通道扩展结构图
[0024]图4为本发明其采集模块硬件结构图
[0025]图5为本发明其FPGA逻辑结构图
[0026]图6为本发明数据预处理模块逻辑结构图
[0027]图7为本发明采集方式说明图
【具体实施方式】
[0028]本发明主要包括时钟模块、采集模块、存储模块和主板控制器，整体组成结构如图1所示。
[0029]如图1所示，时钟模块、采集模块、存储模块通过PCIE接口与主板控制器互联，时钟模块能够输出精准同步时钟信号和同步触发信号，驱动采集模块对输入模拟信号进行高速同步采集，采集到的数据在主板控制器下高速写入存储模块永久存储，其中时钟信号频率、触发信号来源可以设置，采集模块输出的判决信号接入时钟模块实现条件式触发。
[0030]当系统进行主板内采集通道扩展时，其结构如图2所示。
[0031]如图2所示，主板内采集通道扩展时，采集模块、存储模块可根据主板控制器上的PCIE卡槽数量进行扩充，增加采集通道数量。在主板控制器上增设触发选择控制器，多个采集模块的判决信号经过触发选择控制器选择之后输入时钟模块，实现条件式触发。
[0032]当系统进行主板间采集通道扩展时，其结构如图3所示。
[0033]如图3所示，主板间采集通道扩展时，增设顶层主板控制器，其通过串口与触发选择控制器互联、通过PCIE接口与顶层时钟模块互联；主板控制器连同时钟模块、采集模块、存储模块整体复制扩展，各主板控制器通过IB接口在IB交换机下实现交叉互联；顶层控制器控制触发选择控制器和顶层时钟模块，触发选择器能够选择判决信号触发顶层时钟模块输出触发信号，触发各主板控制器时钟模块输出下一级触发信号，触发各个采集通道进行数据存储。
[0034]本发明其采集模块描述
[0035]采集模块使用FPGA芯片作为控制和运算单元，外设包括高速AD芯片、精确时钟芯片、大容量SDRAM、Flash芯片等。一块FPGA芯片可以外设多路AD、多块SDRAM，同时采集板上集成有外部时钟输入、外部触发输入、判决信号输出、PCIE等接口。其结构如图4所示。
[0036]如图4所示，外部输入的同步时钟信号通过精确时钟芯片分配给各路AD芯片，控制数据采集，保证同模块各路之间和不同模块之间的采集时钟同步；触发信号输入FPGA芯片，控制数据传输转存，保证同模块各路之间和不同模块之间的数据同步存储；大容量SDRAM组对数据进行缓存，缓存数据通过PCIE接口输出，上位机的控制命令也通过PCIE接口发送至FPGA芯片；Flash存储硬件程序、初始化参数、校准数据等。
[0037]FPGA芯片的FPGA逻辑模块设计
[0038]图5所示为FPGA逻辑结构图。图中FPGA逻辑结构主要包括两大部分内容，数据上行模块和片上总线模块，此外还有外设的AD芯片以及PCIE数据互联模块等。
[0039]图5所示，数据上行模块解决了数据同步采集、数据同步传输、分路打包、数据缓存等问题，图中“数据上行模块”虚线框中为数据上行逻辑结构。数据进入FPGA芯片后，数据预处理模块对每一路采集的信号进行预处理，包括增益校准、直流校准、前视缓存、统计判决量计算、数字下变频(DDC)、数据打包等，在触发信号有效情况下对数据打包，然后通过路由控制进入SDRAM缓存，数据从SDRAM出来之后，与温度报警信号、溢出报警信号等数据进行帧打包，通过PCIE接口上传。图中“下行控制模块”虚线框中为下行控制逻辑结构，采用标准片上总线协议，合理分配控制寄存器组地址，有效响应主板控制器发送的控制指令。
[0040]数据预处理逻辑模块
[0041]图6所示为数据预处理模块的数据控制逻辑结构。主要包括AD数据接收、前视FIFO缓存、数据校准、DDC、数据位调整等模块。
[0042]如图6所示，采集数据进入FPGA芯片后，分两路分别进行处理:一路进行统计判决量计算，得到判决信号输出；另一路进入前视FIFO，从前视FIFO出来之后经过校准、DDC、数据位调整后进行打包。数据打包要在同一触发信号下进行。
[0043]在对脉冲等信号进行采集时，如果连续采集存储会存储很多无效的数据，将极大增加后续数据处理分析的难度，针对这一问题，设计了条件式触发功能。一方面，图6中所示，采集到的数据分两路，一路进入“统计判决量计算”逻辑模块，对采集数据进行可设置长度、可调整权值的加权求和，然后与大小可设置的判决阈值比较，输出判决信号，如图1、图
2、图3所示，输出的判决信号通过触发选择控制器进入时钟模块，进而控制数据的采集?’另一方面，由于条件式触发回路的延时性，如果从统计判决触发之后进行存储，将会丢失之前的有用信号，所以，采集到的数据另一路进入前视FIFO缓存模块，前视FIFO前视大小、数据校准等都可进行设置。
[0044]数据采集存储触发类型描述
[0045]系统可以键盘、外接信号、GPS时刻、条件式触发等多种触发源触发，可以单稳触发、自恢复触发、单稳再触发、自恢复再触发等多种采集方式采集记录。四种采集方式如图7所示。
[0046]图7所示为四种采集方式说明图:
[0047]单稳触发时，在触发信号上升沿开始采集，采集设定的“单次采样点数”之后采集自动停止；
[0048]单稳再触发时，在触发信号上升沿开始采集，采集设定点数之后，等待设定的“再触发最小间隔”，然后进入等待触发状态，在下个触发信号上升沿来临时重复执行上述步骤，直到强制停止；
[0049]自恢复触发时，在触发信号上升沿开始周期性采集，采集一段，停止一段，“单次采样点数”、“自恢复周期次数”和“自恢复周期”可以设置，采集设定的“自恢复周期次数”之后采集自动停止。
[0050]自恢复再触发时，在触发信号上升沿开始周期性采集，采集一段，停止一段，“单次采样点数”、“自恢复周期次数”和“自恢复周期”可以设置，采集设定的“自恢复周期次数”之后，等待下次触发信号上升沿来临时重复执行上述步骤，直到强制停止。
[0051 ] 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视权利要求书界定的范围为准。
【权利要求】
1.一种通道可扩展的条件式触发高速同步采集记录系统，其特征在于:包括时钟模块、采集模块、存储模块和主板控制器，时钟模块、采集模块、存储模块通过PCIE接口与主板控制器互联，时钟模块能够输出精准同步时钟信号和同步触发信号，驱动采集模块对输入模拟信号进行高速同步采集，采集到的数据在主板控制器下高速写入存储模块永久存储，其中时钟信号频率、触发信号来源可以设置，采集模块输出的判决信号接入时钟模块实现条件式触发； 当系统进行主板内采集通道扩展时，采集模块、存储模块根据主板控制器上的PCIE卡槽数量进行扩充，增加采集通道数量；同时在主板控制器上增设触发选择控制器，主板控制器通过串口与触发选择控制器互联，多个采集模块的判决信号经过触发选择控制器选择之后输入时钟模块，实现条件式触发； 当系统进行主板间采集通道扩展时，系统增设顶层主板控制器和顶层时钟模块，顶层主板控制器通过串口与触发选择控制器互联，顶层主板控制器通过PCIE接口与顶层时钟模块互联；主板控制器连同时钟模块、采集模块、存储模块整体复制扩展为多个；各主板控制器通过IB接口在IB交换机下实现交叉互联；顶层控制器控制触发选择控制器和顶层时钟模块，触发选择控制器能够选择判决信号触发顶层时钟模块输出触发信号，触发各主板控制器时钟模块输出下一级触发信号，触发各个采集通道进行数据存储。
2.根据权利要求1所述的通道可扩展的条件式触发高速同步采集记录系统，其特征在于，采集模块使用FPGA芯片作为控制和运算单元，采集模块其外设包括高速AD芯片、精确时钟芯片、大容量SDRAM和Flash芯片，一块FPGA芯片能够外设多路AD、多块SDRAM，同时采集板上集成有外部时钟输入、外部触发输入、判决信号输出以及PCIE接口。
3.根据权利要求2所述的通道可扩展的条件式触发高速同步采集记录系统，其特征在于，FPGA芯片包括数据上行模块和下行控制模块，还包括其外设的AD芯片以及PCIE数据互联模块，数据上行模块负责数据同步采集、数据同步传输、分路打包和数据缓存，数据进入FPGA芯片后，数据上行模块中的数据预处理模块对每一路采集的信号进行预处理，预处理包括增益校准、直流校准、前视缓存、统计判决量计算、数字下变频和数据打包等，在触发信号有效情况下对数据打包，然后通过路由控制进入SDRAM缓存，数据从SDRAM出来之后，与温度报警信号、溢出报警信号等数据进行帧打包，通过PCIE接口上传；下行控制模块包括片上总线和寄存器组，下行控制模块采用标准片上总线协议，合理分配控制寄存器组地址，有效响应主板控制器发送的控制指令。
4.根据权利要求3所述的通道可扩展的条件式触发高速同步采集记录系统，其特征在于，数据预处理模块的数据控制逻辑结构包括AD数据接收、前视FIFO缓存、数据校准、DDC以及数据位调整模块，采集数据进入FPGA芯片后，分两路分别进行处理:一路进行统计判决量计算，进入统计判决量计算逻辑模块，对采集数据进行可设置长度、可调整权值的加权求和，然后与大小可设置的判决阈值比较，输出判决信号得到判决信号输出，输出的判决信号通过触发选择控制器进入时钟模块，进而控制数据的采集；采集到的数据另一路进入前视FIFO，从前视FIFO出来之后经过校准、DDC、数据位调整后进行数据打包，数据打包要在同一触发信号下进行。
5.根据权利要求4所述的通道可扩展的条件式触发高速同步采集记录系统，其特征在于，FPGA内的采集触发源采用键盘、外接信号、GPS时刻或/和条件式触发。
6.根据权利要求5所述的通道可扩展的条件式触发高速同步采集记录系统，其特征在于，FPGA芯片内的采集方式采用单稳触发、自恢复触发、单稳再触发或自恢复再触发。
【文档编号】G06F13/20GK104317752SQ201410673368
【公开日】2015年1月28日 申请日期:2014年11月21日 优先权日:2014年11月21日
【发明者】王壮, 程翥, 王 琦, 刘海涛, 王梦南, 苗可可, 黄达, 张雪婷, 朱世宇 申请人:中国人民解放军国防科学技术大学