一种松耦合的Lockstep处理器系统的制作方法
【专利摘要】本发明提供一种松耦合的Lockstep处理器系统，包括具有60x总线接口的处理器、处理器总线接口、PLB总线、DDR2 SDRAM存储器接口、异步总线外设接口；处理器总线接口实现PLB-60X总线时序转换；PLB总线由FPGA实现，DDR2SDRAM存储器接口与FPGA中的MIG接口实现PLB对同步耦合DDR2的访问；异步总线外设接口通过PLB总线访问耦合的外设。本发明一种总线同步比较的Lockstep计算机系统，能实现计算机实时的高概率故障检测和隔离，同时可以保证该系统的DMA操作以及从设备操作，并具有可扩展，实现方便等特点，可以保证计算机数据处理的高可靠性。
【专利说明】一种松絹合的Lockstep处理器系统
【技术领域】
[0001]本发明属于计算机技术，涉及一种高可靠的总线与内存监控的锁步(Lockstep)计算机系统。
【背景技术】
[0002]计算机的高故障检测率对于其在安全关键领域的应用具有非常重要的意义。现在的技术较难实现处理器总线以及设备接口的同步比较监控；故障检测率较难保证；Lockstep技术是一种实现高完整性计算的方法，以很高的概率实时的检测故障，防止故障蔓延，保证系统的高可靠性。传统的Lockstep系统扩展困难、局限性大。
【发明内容】
[0003]为了解决【背景技术】中所存在的技术问题，本发明提供一种总线同步比较的Lockstep计算机系统，能实现计算机实时的高概率故障检测和隔离，同时可以保证该系统的DMA操作以及从设备操作，并具有可扩展，实现方便等特点，可以保证计算机数据处理的
高可靠性。
[0004]本发明的技术解决方案是:一种松耦合的Lockstep处理器系统，其特征在于:所述处理器系统包括具有60x总线接口的处理器、处理器总线接口、PLB总线、DDR2 SDRAM存储器接口、异步总线外设接口 ；处理器总线接口实现PLB-60X总线时序转换；PLB总线由FPGA实现，DDR2 SDRAM存储器接口与FPGA中的MIG接口实现PLB对同步耦合DDR2的访问；异步总线外设接口通过PLB总线访问耦合的外设。
[0005]上述处理器总线接口实现耦合处理器同步访问PLB总线资源，将耦合处理器的60x总线进行同步比较，如果比较结果一致认为处理器运行正确，将正确的数据转换为PLB总线时序，可以通过PLB总线访问外设；如果处理器结果比较不一致或者运行出现错误，该接口对外发送中断、错误指示与故障隔离信号。
[0006]DDR2 SDRAM存储器接口实现PLB总线同步的对一对耦合DDR2器件进行访问，保证处理器以及其余设备能通过PLB总线正确访问DDR2，并在访问时通过硬件实现同步与比较，保证总线对该同步耦合DDR2的读写数据一致，只有在一致时将该读写数据写入DDR2或者读出，如果发生错误，该接口能够发送中断、错误指示与故障隔离信号JiPLB外设，存储器接口访问该耦合同步DDR2与访问单个DDR2相同。
[0007]异步总线外设接口实现PLB总线对异步总线设备的访问，保证总线上其余设备对耦合Flash的访问，并进行访问的比较以及同步；在访问双耦合Flash时，如果发生的读、写地址数据一致时认为访问Flash正确，如果读写地址或者数据发生错误，该接口能够发送中断、错误指示与故障隔离信号。
[0008]上述系统还包括PLB扩展系统，实现通过PLB总线进行的扩展。
[0009]上述处理器是PowerPC603e系列处理器。
[0010]上述外设是Flash、NVRAM。
[0011]本发明具有的优点是:本系统采用耦合的处理器、DDR2、Flash等资源，通过同步的访问该耦合资源，在访问的地址数据等一致时对耦合资源进行同步访问，如果访问耦合资源的地址数据不一致则认为发生故障，能实时高概率的检测和隔离处理器故障，保证了计算机数据处理的高完整性；将总线信号比较检测、内存地址数据比较、故障隔离等分离，同时采用单的PLB总线扩展外设，能够实现DMA操作以及从设备操作，具有系统实现外设扩展简便的优点。
[0012]本发明在总线进行锁步与数据监控，对两个处理器的总线周期操作进行同步与比较，当出现不同步时可以控制处理器等待以达到同步，实现两个处理器的耦合。当双处理器总线上传输地址或者数据不一致时，认为发送错误，可以触发中断信号，同时向外发送故障指示信号，隔离故障。同时在读取或者写入内存时进行数据监控，如果耦合内存读写数据不一致也可以进行故障指示。从而保证计算机的高完整与高可靠性。
【专利附图】
【附图说明】
[0013]图1是Lockstep计算机硬件结构图；
[0014]图2是Lockstep模块处理器接口功能框图；
[0015]图3是Lockst印模块处理器接口状态控制图；
[0016]图4是Lockst印模块MIG接口功能框图；
[0017]图5是Lockstep模块外设接口功能框图；
【具体实施方式】
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[0018]本发明系统的核心部分是设计PLB总线以及同步比较耦合的处理器、内存接口等资源，其余部分可采用通用器件、电路实现。设计的Lockstep系统通过FPGA逻辑对两个处理器所有总线周期操作事务以及内存操作进行同步、实时比较与故障检测。
[0019]通过在PLB总线上采用总线锁步与监控模块对耦合双处理器总线周期操作事务(读取，写入等)进行同步比较，以及对耦合内存设备接口的读写进行同步比较，实时检测系统耦合资源工作状况，一旦发现不一致，立即同时发送中断信号、同时向外发送故障指示信号隔离故障。
[0020]总线监控的Lockstep计算机组成如附图1所示，核心部分是松親合的Lockstep系统处理器，其余主要包括以下部分:
[0021]I)处理器:
[0022]具有60x总线接口的处理器。如:PowerPC603e系列处理器。
[0023]I)处理器总线接口
[0024]实现PLB-60X总线时序转换，以及在60x总线进行同步比较功能，保证两个处理器总线上的地址数据保证同步、一致，实现耦合的处理器正常的访问PLB设备，并保证访问的正确性。
[0025]3) PLB 总线
[0026]由FPGA实现，同时可以在PLB总线上增加各种外围设备，以扩展处理器的资源。
[0027]4) DDR2 SDRAM 存储器接口
[0028]通过FPGA中的MIG接口实现PLB对同步耦合DDR2的访问，在MIG中对读写数据进行同步比较，保证读写数据的一致。
[0029]5)异步总线外设接口
[0030]可以同步的通过PLB总线访问耦合的Flash，NVRAM等外设，在访问Flash等资源时可以由硬件实现同步比较，保证访问数据的一致。
[0031]Lockstep计算机硬件结构详细说明如下:
[0032]如图1所示，Lockstep系统主要通过FPGA内部的高速PLB总线实现，其优点在于扩展方便，外设访问简单。双耦合处理器通过处理器接口同步访问PLB总线，保证两个处理器同步运行，并且其数据一致。在PLB总线上通过MIG接口同步访问耦合的DDR2内存，保证两个DDR2同步传输数据，且读写数据的一致。通过异步总线接口同步访问耦合的Flash等外围资源，保证Flash同步读写，且数据一致；同时PLB总线可以扩展其余外设设备，如PCI接口或者其余PLB设备等。
[0033]Lockstep 处理器接口:
[0034]Lockstep模块处理器接口功能框图如附图2所示，实现两个耦合处理器总线周期操作事务同步、实时比较、故障指示功能，并将处理器60x总线通过IPIF时序状态机访问PLB总线，保证处理器能够正常访问PLB总线资源，其状态控制如图3所示。
[0035]传输开始时親合的处理器60x总线与IPIF同时初始化，当60x总线发送地址请求时，进行同步等待，至双耦合处理器同时发送地址请求之后，同步回复耦合的双处理器应答，开始进行地址的传输，同时进行地址的比较，如果地址正确，CPU状态机把地址以及各种地址传输属性分别赋值给IPIF中的16个寄存器，处理器地址传输完成后给IPIF的GO寄存器中写入数据“A”，IPIF的状态机启动，判断传输的类型，判断完后IPIF向PLB总线发出总线请求信号，等待PLB仲裁器的应答。应答后，IPIF根据寄存器内的值，开始不同类型的传输操作。同时CPU状态机根据不同的传输方式，进入单拍传输或者Burst传输，处理器数据总线传输时需判断IPIF状态机中数据传输的响应信号，如果有效，处理器发出数据或者读取数据，无效则一直等待。直到耦合双处理器同时将数据准备好并发送之后，将数据同步比较并发出到PLB总线上；如果同步比较发生错误或者IPIF中数据错误信号和CPU的错误信号有效，发生错误进入CPU总线传输错误状态，最后两个状态机同步的结束传输，一个完整的CPU周期完成，准备下一周期的传输。
[0036]Lockstep 内存接口:
[0037]如图1所示，Lockstep处理器在PLB总线上通过MIG对内存进行访问，其结构框图如图4所示。在PLB总线上设备访问耦合DDR2时，PLB总线时序通过内存接口将其转换为MIG接口，MIG接口可以控制DDR2的访问时序、片选、地址、数据等，与外部DDR2器件直接相连进行访问。在PLB访问耦合的MIG之后，将访问的数据地址进行同步比较，如果对MIG接口读写的数据相同，将其同步之后通过耦合的MIG接口将其转换为耦合的DDR2器件的接口信号，如DQS，RAS，CAS，等，控制访问标准的一对耦合DDR2器件。如果对耦合DDR2的读写地址数据存在不一致则向外发送中断，进行故障报告。
[0038]Lockstep 异步外设接口:
[0039]如图1所示，Lockstep处理器在PLB总线上通过异步外设接口对親合Flash等异步外设进行访问，其结构框图如图5所示。PLB总线设备访问耦合Flash时，PLB总线时序通过EMI接口将其扩展为耦合的Flash存储器的基本读写控制信号，控制Flash进行读写操作。在EMI接口进行访问时，通过同步比较逻辑对写入耦合Flash的地址数据进行比较，如果比较结果一致将该数据读出或者写入耦合Flash，如果比较结果不一致向外发送中断，进行故障报告。
【权利要求】
1.一种松耦合的Lockst印处理器系统，其特征在于:所述处理器系统包括具有60x总线接口的处理器、处理器总线接口、PLB总线、DDR2SDRAM存储器接口、异步总线外设接口 ；处理器总线接口实现PLB-60X总线时序转换；PLB总线由FPGA实现，DDR2SDRAM存储器接口与FPGA中的MIG接口实现PLB对同步耦合DDR2的访问；异步总线外设接口通过PLB总线访问耦合的外设。
2.根据权利要求1所述的松耦合的Lockstep处理器系统，其特征在于:所述处理器总线接口实现耦合处理器同步访问PLB总线资源，将耦合处理器的60x总线进行同步比较，如果比较结果一致认为处理器运行正确，将正确的数据转换为PLB总线时序，可以通过PLB总线访问外设；如果处理器结果比较不一致或者运行出现错误，该接口对外发送中断、错误指示与故障隔离信号。
3.根据权利要求1所述的松耦合的Lockstep处理器系统，其特征在于:DDR2SDRAM存储器接口实现PLB总线同步的对一对耦合DDR2器件进行访问，保证处理器以及其余设备能通过PLB总线正确访问DDR2，并在访问时通过硬件实现同步与比较，保证总线对该同步耦合DDR2的读写数据一致，只有在一致时将该读写数据写入DDR2或者读出，如果发生错误，该接口能够发送中断、错误指示与故障隔离信号^PLB外设，存储器接口访问该耦合同步DDR2与访问单个DDR2相同。
4.根据权利要求1所述的松耦合的Lockstep处理器系统，其特征在于:异步总线外设接口实现PLB总线对异步总线设备的访问，保证总线上其余设备对耦合Flash的访问，并进行访问的比较以及同步；在访问双耦合Flash时，如果发生的读、写地址数据一致时认为访问Flash正确，如果读写地址或者数据发生错误，该接口能够发送中断、错误指示与故障隔离信号。
5.根据权利要求1或2或3或4所述的松耦合的Lockst印处理器系统，其特征在于:所述系统还包括PLB扩展系统，实现通过PLB总线进行的扩展。
6.根据权利要求5所述的松耦合的Lockstep处理器系统，其特征在于:所述处理器是PowerPC603e系列处理器。
7.根据权利要求6所述的松耦合的Lockstep处理器系统，其特征在于:所述外设是Flash、NVRAM。
【文档编号】G06F13/38GK104484299SQ201410741904
【公开日】2015年4月1日 申请日期:2014年12月5日 优先权日:2014年12月5日
【发明者】周啸, 李鹏, 邓豹, 段小虎, 邹晨, 袁迹 申请人:中国航空工业集团公司第六三一研究所