基于自动化测试系统的通用信息处理平台的制作方法
【专利摘要】本实用新型为基于自动化测试系统的通用信息处理平台，包括有电平转换单元1，单片机处理单元2和FPGA处理单元3相结合构成一个整体；且电平转换单元又包括有输入输出接口J1，3.3V/2.5V电压转换模块U1，RS232/CMOS电平互转的转换模块U2；单片机处理单元又包括单片机处理模块U3；FPGA处理单元又包括FPGA处理模块U4，输出接口J2。采用简洁明了的分布式布局方式将各个单元在印制板上进行有序排列，采用集中的接口将关键引脚进行合理的引出，实现外部计算机与底层硬件之间的良好数据交互。具有设计合理、结构紧凑，稳定性好，易于调试、可靠性高等特点。
【专利说明】基于自动化测试系统的通用信息处理平台
【技术领域】
[0001]本实用新型涉及一种信息处理平台，特别是一种基于自动化测试系统的通用信息处理平台。
【背景技术】
[0002]随着通信技术近年来的飞速发展，通信设备正朝着性能更加优越，功能更加多样化，体积更加小型化的方向不断发展进步。同时，通信设备的测试需求也与日俱增，设备种类繁多，信号种类复杂，功能与性能指标体系复杂，导致对通信设备模件的测试也越来越复杂，手动测试难度大、效率低。自动测试在一地程度上克服了手动测试的繁琐和效率低等问题，并且能够利用计算机的强大处理能力对测量数据进行必要的处理。自动化测试是建立在信息处理平台的基础上的，所以信息处理平台的设计在自动化测试中的地位是不容忽视的。
实用新型内容
[0003]本实用新型的目的是为了克服上述已有技术的不足，以便适应通信设备的技术发展和测试需求，而提供的一种基于自动化测试系统的通用信息处理平台。
[0004]为了达到上述目的，本实用新型采用的技术方案是:
[0005]一种基于自动化测试系统的通用信息处理平台，包括有电平转换单元1，单片机处理单元2和FPGA处理单元3，相结合构成一个整体，其中:
[0006]所述电平转换单元1，又包括输入输出接口 11，3.3V/2.5V电平转换模块12和RS232/CM0S电平互转模块13 ;其中3.3V/2.5V电平转换模块12为FPGA处理模块31提供
2.5V工作电压；RS232/CM0S电平互转模块13为单片机处理模块U3和外部计算机之间的数据通信提供基础。
[0007]所述单片机处理单元2，又包括单片机处理模块U3和外部排阻。单片机处理模块U3 一方面对外设发送的指令进行处理，并根据处理后的数据对FPGA处理模块U4进行相应的配置；另一方面可以接收底层硬件发送的数据并做相应的处理后反馈给外设。
[0008]所述FPGA处理单元3，又包括FPGA处理模块31和输出接口 32。其中FPGA处理模块31根据单片机写入或传输的数据来对相关引脚进行电平的配置，输出特定的时钟和隹县坐坐I I=I V寸寸O
[0009]本实用新型的基本设计思想包括四个方面:电平转换电路设计、单片机处理电路设计、FPGA处理电路设计和结构工艺优化设计。
[0010]1、电平转换电路设计:对于电平转换电路的设计，电平转换模块Ul选用ADP3333ARM-2.5,3.3V/2.5V转换芯片，将输入的直流3.3V电压转成直流2.5V，为单片机处理模块U3和FPGA处理模块U4供电，该芯片工作稳定，能够提供稳定的转换电压；电平转换模块U2选用MAX238EWG，RS232/CM0S电平互转芯片进行外部计算机与单片机处理模块U3之间的串口电平的转换，转换效率高，不容易出错；。
[0011]2、单片机处理电路设计:单片机处理模块U3主要处理来自外部计算机和FPGA处理模块U4传输过来的数据并处理，处理完成后对外部计算机做出相应的应答,将关键数据或指令发送到FPGA处理模块U4上完成相应的功能。由于单片机处理模块U3需要处理的数据较为复杂，所以选用ATmegal28A芯片，它是一款高性能、低功耗的AVR8位微处理器，通过将8位RSIC CPU与系统内可编程的Flash集成在一个芯片内，具备信息处理平台所需要的灵活的数据处理能力，可在线调试，同时成本较低，能够将接收到的数据进行正确的高效地处理。
[0012]3、FPGA处理电路设计:FPGA处理电路主要是根据单片机处理模块U3传输的指令来输出对应的电平、时钟或者串口收发等。作为通用信息处理平台，FPGA处理模块U4需要输出的信号相对来说比较多，但又需要降低功耗，所以选用的是ACTEL公司的APA075芯片。APA075芯片是一款高性能、低功耗的FPGA芯片，拥有可重复编程的Frash，并且能够对编程进行加密；具有独特的始时钟调节电路。FPGA处理模块U4设计有数据烧写口，方便FPGA处理程序的烧写和更改。FPGA处理模块U4的I/O管脚均接有IK电阻，防止电流过大损坏芯片，电源管脚均接有电容进行滤波。这块FPGA芯片能够满足信息处理平台的I/O设置、串口通信、时钟调节等需要，而且芯片价格相对便宜。
[0013]4、结构工艺优化设计:在整体设计上，结合实践经验和工艺方法，在印制板的布局上将电平转换单元1、单片机处理单元2、FPGA处理单元3三个单元进行有序的排列，利用输入输出接口将电路关键引脚进行合理的引出，提供CPU和FPGA处理程序烧写接口，方便CPU处理程序的烧写和在线调试。对于出现问题的印制板能够通过输入输出接口进行有效的问题排查，而且，印制板采用双层板结构，布局简洁明了，使用户能够很容易的理解信息处理平台的硬件结构，使用和调试起来得心应手。
[0014]本实用新型的工作过程是:电源由外部输入直流电压+3.3V经过电平转换电路输出3.3V和2.5V为单片机处理模块U3和FPGA处理模块U4供电。一方面，单片机处理模块U3接收外部计算机终端应用软件通过串口发送的指令，对指令数据进行相应的处理并对计算机做出应答，然后将处理的数据通过总线或者串口写入FPGA处理模块U4，FPGA处理模块U4根据写入的数据进行对应的管脚配置，时钟输出或者特殊的信号输出；另一方面，单片机处理模块U3对FPGA处理模块U4相应地址的数据进行读取，通过串口获取底层硬件上传的串口数据，并做出相应的处理后，将外部计算机需要的数据通过串口上传到终端应用软件。完成终端应用软件与底层硬件之间的数据处理与信息交互。
[0015]总之，本实用新型采用简洁明了的分布式布局方式将各个模块在印制板上进行有序排列，采用集中的接口将关键引脚进行合理的引出，采用合适的芯片进行数据的传输和处理，实现外部计算机与底层硬件之间的良好数据交互。通过以上措施，实现了一种基于自动化测试的信息处理平台，具有设计合理、结构紧凑，稳定性好，易于调试、可靠性高等特点。
【专利附图】
【附图说明】
[0016]图1本实用新型整体电原理图；
[0017]图2本实用新型印制板结构布局图。
[0018]图中符号说明:
[0019]I是电平转换单元；
[0020]2是单片机处理单元；
[0021]3是FPGA处理单元；
[0022]11是输入输出接口 Jl;
[0023]12是3.3V/2.5V电平转换模块Ul ；
[0024]13是RS232/CM0S电平互转模块U2 ；
[0025]31是FPGA处理模块U4 ；
[0026]32是输出接口 J2。
【具体实施方式】
[0027]请参阅图1和图2所示，为本实用新型的具体实施例。
[0028]结合图1和图2可见:本实用新型包括有电平转换单元1，单片机处理单元2和FPGA处理单元3相结合构成一个整体，其中:
[0029]所述电平转换单元1，又包括有输入输出接口 11，3.3V/2.5V电压转换模块12，RS232/CM0S电平互转的转换模块13 ;且输入输出接口 Jl的第I脚将外接3.3电源分3路输出:第I路直接与电平转换模块Ul的第I脚VIN相连接，第2路与单片机处理模块U3的第64脚AVCC相连接，第三路与FPGA处理模块U4的第11脚VDDP相连接；输入输出接口 Jl的第7脚和第8脚经排阻分别依次与电平转换模块U2的第2脚和第7脚对应相连接。
[0030]所述的单片机处理单元2，又包括单片机处理模块U3和外围排阻电路，单片机处理模块U3的第2脚PEI和第3脚PEO依次分别与电平转换电路U2的第5脚和第6脚对应相连接，单片机处理模块U3的第27脚PD2和第28脚PD3依次分别与FPGA处理模块U4的第35脚和第36脚对应相连接。
[0031 ] 所述的FPGA处理单元3，又包括FPGA处理模块31和输出接口 32，FPGA处理模块U4的第2脚至9脚依次分别与U3的第44脚至51脚对应相连接，FPGA处理电路U4的1输出脚第60脚至第48脚依次分别与J2的第5脚至第17脚对应相连接。
[0032]值得说明的是，本实用新型的主要器件型号依次为:单片机处理模块U3使用ATmegal28A芯片；FPGA处理模块使用APA075芯片；电平转换模块Ul使用ADP3333ARM-2.5芯片；电平转换模块U2使用MAX238EWG芯片；其余为工业级器件和精加工的自制结构件。
[0033]以上实施例，仅为本实用新型较佳实施例，用以说明本实用新型的技术特征和可实施性；同时以上的描述，对于熟知本【技术领域】的专业人士应可明了并加以实施，因此，其它在未脱离本实用新型所揭示的前提下所完成的等效的改变或修饰，均应包含在本实用新型的权利要求范围之内。
【权利要求】
1.一种基于自动化测试系统的通用信息处理平台，包括有电平转换单元(1)，单片机处理单元(2)，FPGA处理单元(3)相结合构成一个整体，其特征是:所述的单片机处理单元(2)，又包括单片机处理模块U3和外围排阻电路，单片机处理模块U3的第2脚PEI和第3脚PEO依次分别与电平转换电路U2的第5脚和第6脚对应相连接，单片机处理模块U3的第27脚PD2和第28脚PD3依次分别与FPGA处理模块U4的第35脚和第36脚对应相连接；单片机处理模块U3的第44脚至51脚依次分别与FPGA处理模块U4的第2脚至9脚对应相连接；用以处理来自外部计算机和FPGA处理模块U4传输过来的数据并处理，处理完成后对外部计算机做出相应的应答，将关键数据或指令发送到FPGA处理模块U4上完成相应的功能。
2.如权利要求1所述的基于自动化测试系统的通用信息处理平台，其特征是:所述的FPGA处理单元(3)，又包括FPGA处理模块U4 (31)和输出接口 J2 (32)，FPGA处理模块U4的1输出脚第60脚至48脚依次分别与J2的第5脚至17脚对应相连接；用以处理单片机处理模块U3传输的指令并输出对应的电平、时钟或者串口收发等。
3.如权利要求1所述的基于自动化测试系统的通用信息处理平台，其特征是: 所述电平转换单元(1)，又包括有输入输出接口 Jl (11),3.3V/2.5V电压转换模块Ul(12)，RS232/CM0S电平互转的转换模块U2 (13);且输入输出接口 Jl的第I脚将外接3.3电源分三路输出:第一路直接与电平转换模块Ul的第I脚VIN相连接，第二路与单片机处理模块U3的第64脚AVCC相连接，第三路与FPGA处理模块U4的第11脚VDDP相连接；输入输出接口 Jl的第7脚和第8脚经排阻分别依次与电平转换模块U2的第2脚和第7脚对应相连接；用以为单片机处理模块U3和FPGA处理模块U4提供工作电压，为单片机处模块U3与外部计算机之间的数据通信提供基础。
【文档编号】G06F17/30GK204009902SQ201420417248
【公开日】2014年12月10日 申请日期:2014年7月28日 优先权日:2014年7月28日
【发明者】马红春, 黄祥, 白瑞峰, 凡亚伟, 曾袁军, 吴浩, 李超, 童杰, 李洋, 马琼芳, 王汉军, 邹功勋, 刘小燕, 禹志华, 夏宇, 徐维, 王博玮 申请人:武汉中元通信股份有限公司