双倍数据率门控方法与装置与流程

本发明有关于存储器存取控制(Memory Access Control)，尤指一种双倍数据率门控(Double Data Rate Gating,DDR Gating)方法以及相关的双倍数据率门控装置。

背景技术：

依据相关技术，用于一双倍数据率(Double Data Rate,DDR)存储器的一传统的存储器控制器通常有些问题。例如：该传统的存储器控制器需要额外的后同步封闭电路(Postamble Closure Circuit)来结束一数据选通(Data Strobe)信号的门控(Gating)。另外，该传统的存储器控制器的前文检测余裕(Preamble Detection Margin)很短，且尤其是只有1T的时间。此外，针对上述的门控，该传统的存储器控制器缺少即时检测。因此，需要一种新颖的方法来提升存储器存取控制的效能。

技术实现要素：

本发明的一目的在于提供一种双倍数据率门控(Double Data Rate Gating，可简称为“DDR门控”)方法及相关的DDR门控装置，以解决上述问题。

本发明的一目的在于提供一种DDR门控方法及相关的DDR门控装置，以提升存储器存取控制(Memory Access Control)的效能。

本发明的较佳实施例中提供一种DDR门控方法，该DDR门控方法应用于一存储器控制器，该DDR门控方法包含有下列步骤：从该存储器控制器输出一送出时钟(Outward Clock)信号至一存储器、且自该存储器接收对应于该送出时钟信号的一回程时钟(Backward Clock)信号，其中该存储器控制器与该存储器设置于一电子装置中，以及该回程时钟信号用来作为该存储器控制器对该存储器的一数据读取操作的参考；以及提供一参考信号至该存储器控制器的一输入级，以通过该输入级的单端接收(Single Ended Receiving)产生门控相关信息(Gating-related Information)，以供于采样该回程时钟信号时进行门控，且藉助于该输入级的该单端接收来扩展(Enlarge)该回程时钟信号的一前文(Preamble)的时间，以供增加该前文的一检测余裕(Detection Margin)。

本发明的较佳实施例中提供一种DDR门控装置，该DDR门控装置包含一电子装置的至少一部分，该DDR门控装置包含有：一存储器控制器，用来控制一存储器，其中该存储器控制器与该存储器设置于一电子装置中。尤其是，该存储器控制器包含：一输入级；一存取控制(Access Control)电路，耦接至该输入级；以及一余裕控制(Margin Control)电路，耦接至该输入级与该存取控制电路。该输入级用来接收至少一信号。另外，该存取控制电路用来从该存储器控制器输出一送出时钟信号至一存储器，其中该存取控制电路控制该输入级，以自该存储器接收对应于该送出时钟信号的一回程时钟信号，以及该回程时钟信号用来作为该存储器控制器对该存储器的一数据读取操作的参考。此外，该余裕控制电路用来提供一参考信号至该存储器控制器的一输入级，以通过该输入级的单端接收产生门控相关信息，以供于采样该回程时钟信号时进行门控，且藉助于该输入级的该单端接收来扩展该回程时钟信号的一前文的时间，以供增加该前文的一检测余裕。

本发明的好处之一是，本发明的DDR门控方法与装置能提升存储器存取控制的效能。例如：本发明的DDR门控方法与DDR门控装置可增加前文检测余裕(Preamble Detection Margin)、并且可针对某些类型的存储器(诸如LPDDR3的类型)提供即时检测，其中本发明的DDR门控方法与DDR门控装置不需要上述额外的后同步封闭电路。相较于相关技术，本发明的DDR门控方法与DDR门控装置能在不造成额外的副作用的状况下提升电子装置的效能。尤其是，依据本发明的DDR门控方法与DDR门控装置所实现的电子装置不会有整个硬件架构过大的问题、也不会有整个硬件架构过于复杂的问题。

附图说明

图1为依据本发明一第一实施例的一种双倍数据率门控(Double Data Rate Gating，可简称为“DDR门控”)装置的示意图。

图2为依据本发明一实施例的一种DDR门控方法的流程图。

图3绘示图2所示的该DDR门控方法于一实施例中所涉及的一回程时钟门控方案。

图4绘示图2所示的该DDR门控方法于另一实施例中所涉及的一回程时钟门控方案。

图5绘示图1所示的余裕控制电路于一实施例中所涉及的一门控模块。

图6绘示图2所示的该DDR门控方法于一实施例中所涉及的一前文检测余裕(Preamble Detection Margin)控制方案，其中该前文检测余裕控制方案可增加前文的检测余裕。

图7绘示图2所示的该DDR门控方法于一实施例中所涉及的一即时追踪(Real Time Tracing)控制方案。

图8绘示图1所示的存储器控制器于一实施例中所涉及的一输入输出电路、以及相关电路。

【附图符号说明】

50 存储器

100 存储器控制器

105 输入输出模块

110 存取控制电路

120 余裕控制电路

200 双倍数据率门控方法

210 输出送出时钟信号与接收回程时钟信号的步骤

220 提供参考信号以通过单端接收产生门控相关信息且扩展前文时间的步骤

710,720 输入输出电路

710D,720D 驱动器

710R,720R 接收器

712,722 裸芯上终端电阻器

714,724 切换单元

716,726 切换控制信号

CKout 送出时钟信号

CKback 回程时钟信号

DQS,DQS1,DQSa,

DQS+,DQS- 数据选通信号

GATE 门控信号

REF 参考信号

TARGET,A,B 过采样点

具体实施方式

图1为依据本发明一第一实施例的一种双倍数据率门控(Double Data Rate Gating，可简称为“DDR门控”)装置的示意图，其中该DDR门控装置可包含一电子装置的至少一部分(例如：一部分或全部)。例如：该DDR门控装置可包含该电子装置的一控制电路，诸如以一集成电路(Integrated Circuit,IC)来实现的控制电路。又例如：该DDR门控装置可包含该电子装置的全部，诸如该电子装置本身。又例如：该DDR门控装置可为包含该电子装置的一系统，诸如一计算机系统。该电子装置的例子可包含(但不限于)：个人计算机(Personal Computer)、外接式储存设备(例如：外接式硬式磁盘机)、或个人计算机的内部模块。

如图1所示，该DDR门控装置可包含：一存储器控制器100，用来控制一存储器50诸如一双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random Access Memory，可简称为“DDR SDRAM”)，其中存储器控制器100与存储器50设置于该电子装置中。例如：存储器控制器100与存储器50可分别以半导体芯片来实施。尤其是，存储器控制器100的一输入输出模块105的多个端子分别耦接至存储器50的一输入输出模块的多个端子。关于各种类型的“DDR SDRAM”，诸如DDR2、DDR3、DDR4、LPDDR2(其字头“LP”可代表低功率(Low Power))、LPDDR3等类型的这些DDR SDRAM，其技术可参考相关规格。为了简明起见，这些技术的细节不在此赘述。

依据本实施例，存储器控制器100包含：一输入级，位于输入输出模块105中；一存取控制(Access Control)电路110，耦接至该输入级；以及一余裕控制(Margin Control)电路120，耦接至该输入级与存取控制电路110。该输入级用来接收至少一信号。另外，存取控制电路110可针对存储器50进行存取控制，并可控制该输入级，以利进行存取控制。此外，余裕控制电路120可针对来自存储器50的至少一信号(例如：一个或多个信号)进行余裕控制，并可控制该输入级，以利进行余裕控制。

图2为依据本发明一实施例的一种DDR门控方法200的流程图。该DDR门控方法200可应用于图1所示的存储器控制器100。例如：在存储器控制器100的控制下，该DDR门控装置可进行图2所示的步骤。该DDR门控方法200说明如下。

于步骤210中，存取控制电路110从存储器控制器100输出一送出时钟(Outward Clock)信号CKout至存储器50，且控制该输入级以自存储器50接收对应于送出时钟信号CKout的一回程时钟(Backward Clock)信号CKback，其中回程时钟信号CKback用来作为存储器控制器100对存储器50的一数据读取操作的参考。

于步骤220中，余裕控制电路120提供一参考信号至存储器控制器100的该输入级，以通过该输入级的单端接收(Single Ended Receiving)产生门控相关信息(Gating-related Information)，以供于采样回程时钟信号CKback时进行门控，且藉助于该输入级的该单端接收来扩展(Enlarge)回程时钟信号CKback的一前文(Preamble)的时间，以供增加该前文的一检测余裕(Detection Margin)。

例如：自存储器50的回程时钟信号CKback可被实施成一组差分式(Differential)数据选通(Data Strobe)信号，而存储器控制器100可通过差分式接收(Differential Receiving)取得一接收后的数据选通信号，其中采样回程时钟信号CKback可藉由采样该接收后的数据选通信号来实施。另外，存储器控制器100可通过该输入级的该单端接收取得另一接收后的数据选通信号，其中该另一接收后的数据选通信号载有(Carry)该门控相关信息。

请注意，图2绘示了包含步骤210与于步骤220的工作流程。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的不同的变化例，该工作流程可予以变化。例如：步骤210的至少一部分操作及/或步骤220的至少一部分操作可重复地执行。又例如：步骤210的至少一部分操作与步骤220的至少一部分操作可同时执行。

依据某些实施例，余裕控制电路120可产生至少一门控信号(Gating Signal)，以增加该前文的该检测余裕。尤其是，依据上述的至少一门控信号，余裕控制电路120可对回程时钟信号CKback(诸如上述的该数据选通信号)进行门控，以产生一过滤后的回程时钟信号，以供用来作为该数据读取操作的参考。例如：依据上述的至少一门控信号，余裕控制电路120可对回程时钟信号CKback进行门控，以避免回程时钟信号CKback的多个逻辑状态中的任一未知状态(Unknown State)出现在该过滤后的回程时钟信号中。又例如：于进行该数据读取操作时，依据该过滤后的回程时钟信号，存储器控制器100可对来自存储器50的一数据信号进行采样，以取得数据。

依据某些实施例，余裕控制电路120可对回程时钟信号CKback进行至少一过采样(Oversampling)操作，以追踪回程时钟信号CKback于该前文之后的第一个边缘，藉此完成回程时钟信号CKback的即时追踪(Real Time Tracing)。例如：余裕控制电路120可于多个候选(Candidate)过采样点选择一组过采样点，其中该组过采样点为该多个候选过采样点中的多个连续的过采样点。另外，余裕控制电路120可进行分别对应于该组过采样点的一组过采样操作，以取得分别对应于该组过采样点的一组采样结果。此外，依据该组采样结果，余裕控制电路120可选择性地更新该组过采样点，成为一组更新后的过采样点，其中该组更新后的过采样点可为该多个候选过采样点中的多个连续的过采样点，且该组更新后的过采样点当中的一部分过采样点可等同于该组过采样点当中的一部分过采样点。于某些实施例中，该组过采样点可包含(该多个候选过采样点中的)一目标过采样点，且可还包含(该多个候选过采样点中的)至少两个后续的过采样点，其中该目标过采样点可用来锁定回程时钟信号CKback于该前文之后的该第一个边缘。

依据某些实施例，余裕控制电路120可对回程时钟信号CKback进行上述的至少一过采样操作，以追踪回程时钟信号CKback于该前文之后的该第一个边缘，而非使用任一虚设输入输出单元(Dummy Input/Output Cell,Dummy IO Cell)来锁定回程时钟信号CKback。如此，不需要为了锁定回程时钟信号CKback而在存储器控制器100中设置上述的虚设输入输出单元。于是，相较于该传统的存储器控制器(其通常需要一组虚设输入输出单元)，本发明可以大幅地减少存储器控制器100的芯片面积，且可对应地减少相关成本。

图3绘示图2所示的该DDR门控方法200于一实施例中所涉及的一回程时钟门控方案，其中此回程时钟门控方案可应用于上述DDR4类型的这些DDR SDRAM。图3左下角所示的接收器可作为于步骤220中所述的该输入级的一例，而图3左上角所示的接收器可作为输入输出模块105中的其它输入级的一例。另外，图3左上角所示的该组差分式数据选通信号DQS+与DQS-可作为上述该组差分式数据选通信号的一例，而图3左下角所示的参考信号REF可作为于步骤220中所述的该参考信号的一例。

如图3所示，该组差分式数据选通信号DQS+与DQS-可通过图3左上角所示的接收器而被转换成图3右上角所示的数据选通信号DQS(其可作为该接收后的数据选通信号的一例)。请注意，假设仅仅通过差分式接收来处理该组差分式数据选通信号DQS+与DQS-，会受限于数据选通信号DQS当中在一开始出现的一第三电平状态，其为介于一高电平状态与一低电平状态之间的一未知状态。为了取得于步骤220中所述的该门控相关信息，该组差分式数据选通信号DQS+与DQS-中之一者，诸如数据选通信号DQS+，可通过图3左下角所示的接收器而转换成图3右下角所示的数据选通信号DQS1(其可作为该另一接收后的数据选通信号的一例)，其中参考信号REF可具有一固定电平，以实现于步骤220中所述的该单端接收。

依据本实施例，可将裸芯上终端(On Die Termination，可简称为“ODT”)技术应用于数据选通信号门控(可简称为“DQS门控”)。例如：藉由致能(Enable)于步骤220中所述的该输入级的一ODT电阻器，余裕控制电路120可将这个未知状态转换为该高电平状态，以扩展回程时钟信号CKback的该前文的时间，其中，图3右下角所示的波形的该第一个边缘之前的部分波形(Partial Waveform)可代表该前文。如此，藉由使这个部分波形完全对应于该高电平状态，余裕控制电路120可藉助于该输入级的该单端接收来扩展回程时钟信号CKback的该前文的时间，以供增加该前文的该检测余裕。请注意，相较于图3右上角所示的波形，图3右下角所示的波形中的该前文的时间的确被扩展了。由于存储器控制器100可依据数据选通信号DQS1对数据选通信号DQS进行门控，而非仅仅依据数据选通信号DQS的衍生信号对数据选通信号DQS进行门控，故存储器控制器100对数据选通信号DQS的门控不会受限于数据选通信号DQS当中在一开始出现的该第三电平状态。为了简明起见，本实施例与前述实施例/变化例相仿之处不再重复赘述。

图4绘示图2所示的该DDR门控方法于另一实施例中所涉及的一回程时钟门控方案，其中本实施例的该回程时钟门控方案可应用于上述LPDDR2、LPDDR3等类型的这些DDR SDRAM。图4左半部所示的两个接收器可等同于图3左半部所示的两个接收器，但是，相较于图3所示的实施例，数据选通信号DQS中的该前文的定义于本实施例中可予以变化。

如图4所示，该组差分式数据选通信号DQS+与DQS-可通过图4左上角所示的接收器而被转换成图4右上角所示的数据选通信号DQS(其可作为该接收后的数据选通信号的一例)。于本实施例中，数据选通信号DQS具有一高电平状态、一低电平状态与一第三电平状态，诸如上述者，但是，数据选通信号DQS的该前文直接以该低电平状态开始，而非先以该高电平状态开始再进入该低电平状态。为了取得于步骤220中所述的该门控相关信息，该组差分式数据选通信号DQS+与DQS-中的一个，诸如数据选通信号DQS+，可通过图4左下角所示的接收器而转换成图4右下角所示的数据选通信号DQS1(其可作为该另一接收后的数据选通信号的一例)。

依据某些实施例，诸如图3所示的实施例，可将上述ODT技术应用于上述DQS门控。这只是为了说明的目的而已，并非对本发明的限制。依据本发明的某些实施例，诸如图4所示的实施例，存储器控制器100可使用额外的一组上拉与下拉电阻器(pull up and pull down resistors)，诸如一上拉(pull up)电阻器与一下拉(pull down)电阻器，来进行上述DQS门控。例如：于步骤220中所述的该输入级可包含该组上拉与下拉电阻器。藉由致能该组上拉与下拉电阻器中的某一电阻器(例如：该下拉电阻器)，余裕控制电路120可将这个未知状态转换为该低电平状态，以扩展回程时钟信号CKback的该前文的时间，其中，图4右下角所示的波形的该第一个边缘之前的部分波形(Partial Waveform)可代表该前文。如此，藉由使这个部分波形完全对应于该低电平状态，余裕控制电路120可藉助于该输入级的该单端接收来扩展回程时钟信号CKback的该前文的时间，以供增加该前文的该检测余裕。请注意，相较于图4右上角所示的波形，图4右下角所示的波形中的该前文的时间的确被扩展了。为了简明起见，本实施例与前述实施例/变化例相仿之处不再重复赘述。

图5绘示图1所示的余裕控制电路120于一实施例中所涉及的一门控模块，其中该门控模块可包含多个逻辑门以及某些预定逻辑电平，而这些预定逻辑电平中的某一者可代表一预定逻辑值1或一预定逻辑值0。另外，图5右半部所示的数据选通信号DQS可作为于步骤220中所述的回程时钟信号CKback的一例，而图5最右侧所示的数据选通信号DQSa可作为该过滤后的回程时钟信号的一例。此外，类型选择信号S_DDR4可用来选择性地致能或禁用(Disable)该门控模块的一部分元件，以使该门控模块可适用于不同类型的这些DDR SDRAM。例如：当类型选择信号S_DDR4被设定为预定逻辑值1时，该门控模块可适用于上述DDR4类型的这些DDR SDRAM，其中图3所示的该回程时钟门控方案可应用于存储器控制器100，且图3所示的数据选通信号DQS与DQS1可分别用来作为图5所示的数据选通信号DQS与DQS1。又例如：当类型选择信号S_DDR4被设定为预定逻辑值0时，该门控模块可适用于上述LPDDR2、LPDDR3等类型的这些DDR SDRAM，其中图4所示的该回程时钟门控方案可应用于存储器控制器100，且图4所示的数据选通信号DQS与DQS1可分别用来作为图5所示的数据选通信号DQS与DQS1。

依据本实施例，余裕控制电路120可包含该门控模块，而该门控模块可用来对回程时钟信号CKback(诸如上述的该数据选通信号)进行门控，以产生该过滤后的回程时钟信号，以供用来作为该数据读取操作的参考。请注意，藉由步骤220中所述的扩展操作，本实施例的回程时钟信号CKback的该前文的时间已被扩展。针对上述的DQS门控，门控信号GATE的原始来源可先采用既有的设计，再配合步骤220中所述的扩展操作来进一步修改。例如：门控信号GATE的某一“门开启(Gate Open)时间区间”的长度可对应于送出时钟信号CKout中的某一(些)预定参数，其中“门开启”代表容许门控对象通过。另外，余裕控制电路120中的一门控信号调整模块(未显示于图5)可动态地调整门控信号GATE，以供用于图5所示的该门控模块。例如：此门控信号调整模块可选择性地依据该门控相关信息调整门控信号GATE的上述“门开启时间区间”的起始时间，尤其是动态地沿着时间轴平移门控信号GATE，以供使用于该门控模块。于是，藉由利用该门控模块，余裕控制电路120可将数据选通信号DQS的门控范围扩大，使得余裕控制电路120不但能增加该前文的该检测余裕(如步骤220中所述)，还能完整地取得回程时钟信号CKback(诸如数据选通信号DQS)的一系列脉冲。这只是为了说明的目的而已，并非对本发明的限制。依据某些实施例，只要“增加该前文的该检测余裕”以及“完整地取得回程时钟信号CKback的一系列脉冲”两个目标均可以达到，该门控模块的实施细节可以予以变化。例如：此门控信号调整模块可实施成为该门控模块的一部分

图6绘示图2所示的该DDR门控方法200于一实施例中所涉及的一前文检测余裕(Preamble Detection Margin)控制方案，其中该前文检测余裕控制方案可增加该前文的该检测余裕。为了便于说明，存储器50可用上述LPDDR2、LPDDR3等类型的这些DDR SDRAM为例，而图6最上方所示的数据选通信号DQS的该前文可等同于图4右上角所示的数据选通信号DQS的该前文。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的不同的变化例，存储器50可用上述DDR4类型的这些DDR SDRAM为例，而图6最上方所示的数据选通信号DQS的该前文可替换为图3右上角所示的数据选通信号DQS的该前文，并且数据选通信号DQSa可对应地变化。

如图6所示，上述的该门控信号调整模块可动态地沿着时间轴平移门控信号GATE，以供使用于图5所示的该门控模块。在图6中的两个属于门控信号GATE的波形只是门控信号GATE的例子，以展示门控信号GATE可动态地沿着时间轴被平移。这只是为了说明的目的而已，并非对本发明的限制。例如：门控信号GATE可被平移至任一其它位置(其异于上述该两个属于门控信号GATE的波形的位置)。由于该门控信号调整模块可动态地平移门控信号GATE，门控信号GATE的“门开启时间区间”(例如：对应于其高电平的时间区间)的长度，变成足以容许数据选通信号DQS当中“时间已被扩展的前文”、“紧接着该前文而来的一部分脉冲”以及“其它部分的脉冲”通过。于是，依据被动态地平移的门控信号GATE(尤其是门控信号GATE的各种波形的各自的“门开启时间区间”的联集)，该门控模块可容许数据选通信号DQS当中“时间已被扩展的前文”、“紧接着该前文而来的该部分脉冲”以及“该其它部分的脉冲”通过。

图7绘示图2所示的该DDR门控方法200于一实施例中所涉及的一即时追踪控制方案。图7所示的一系列向上的箭头(其均以虚线描绘)可代表前面某些实施例中所述的该多个候选过采样点，而图7所示的一系列向下的箭头(其均以虚线描绘)可代表这些实施例中所述的该组过采样点，诸如一组过采样点{TARGET,A,B}。图7所示的一系列逻辑值(诸如前五个逻辑值{1,1,1,1,1}与最后一个逻辑值0)可代表于该多个候选过采样点可能取得的逻辑值，其中符号“X”可代表一个不一定正确的采样结果，其可能为逻辑值1或逻辑值0。在进行上述的至少一过采样操作时，余裕控制电路120可依据下列预定规则来选择性地更新这组过采样点{TARGET,A,B}：

(1).若A＝0且B＝0(亦即，过采样点{A,B}的采样结果分别为逻辑值{0,0})，则将这组过采样点{TARGET,A,B}中的每一采样点往左移至下一采样点(可简称为“往左移一格”)；

(2).若A＝0且B＝1(亦即，过采样点{A,B}的采样结果分别为逻辑值{0,1})，则将这组过采样点{TARGET,A,B}中的每一采样点往左移至下一采样点；

(3).若A＝1且B＝0(亦即，过采样点{A,B}的采样结果分别为逻辑值{1,0})，则维持这组过采样点{TARGET,A,B}而不予移动；以及

(4).若A＝1且B＝1(亦即，过采样点{A,B}的采样结果分别为逻辑值{1,1})，则将这组过采样点{TARGET,A,B}中的每一采样点往右移至下一采样点(可简称为“往右移一格”)；

其中余裕控制电路120可依据上列预定规则的顺序进行对应的操作。这只是为了说明的目的而已，并非对本发明的限制。例如：上列预定规则的顺序可予以变化。

于本实施例中，基于该预定规则(3)，当余裕控制电路120维持这组过采样点{TARGET,A,B}而不予移动时，此状况可代表余裕控制电路120已经锁定该DQS信号的第一个下降边缘。于是，余裕控制电路120可即时地追踪回程时钟信号CKback(诸如该DQS信号)于该前文之后的第一个边缘。尤其是，图7所示的此即时追踪控制方案可应用于余裕控制电路120中的该门控信号调整模块。依据这些预定规则(1)、(2)、(3)与(4)中的至少一部分(例如一部分或全部)，该门控信号调整模块可动态地沿着时间轴平移门控信号GATE，使上述“门开启时间区间”的起始时间对齐该过采样点TARGET，以供使用于该门控模块。例如：该门控信号调整模块可藉由利用逻辑电路来实施。为了简明起见，本实施例与前述实施例/变化例相仿之处不再重复赘述。

图8绘示图1所示的存储器控制器100于一实施例中所涉及的输入输出电路710、以及相关电路诸如位于存储器50中的输入输出电路720。请注意，输入输出电路710至少一部分(例如：一部分或全部)可作为步骤220中所述的该输入级的一例。另外，于图8中绘示了一组输入输出电路{710,720}。这只是为了说明的目的而已，并非对本发明的限制。依据某些实施例，存储器控制器100与存储器50可具备至少一组其它输入输出电路，其中上述的至少一组其它输入输出电路中的每一组其它输入输出电路可为该组输入输出电路{710,720}的复制品(Copies)。

如图8所示，输入输出电路710可包含一驱动器710D、一接收器710R、一ODT电阻器712与一切换单元714(为了简明起见，于图8中分别以符号“D”、“Re”、“ODT”与“SW”来标示)，其中切换单元714依据一切换控制信号716进行切换，以选择性地导通该ODT电阻器712与接收器710R之间的信号路径。另外，输入输出电路720可包含一驱动器720D、一接收器720R、一ODT电阻器722与一切换单元724(为了简明起见，于图8中分别以符号“D”、“Re”、“ODT”与“SW”来标示)，其中切换单元724依据一切换控制信号726进行切换，以选择性地导通该ODT电阻器722与接收器720R之间的信号路径。

例如：当该组输入输出电路{710,720}为用来从存储器控制器100传输写入数据至存储器50的一组输入输出电路时，驱动器710D可用来输出一系列位信息至存储器50，而接收器720R可用来输入来自存储器控制器100的此系列位信息。又例如：当该组输入输出电路{720,710}为用来从存储器50传输读取数据至存储器控制器100的一组输入输出电路时，驱动器720D可用来输出一系列位信息至存储器控制器100，而接收器710R可用来输入来自存储器50的此系列位信息。这只是为了说明的目的而已，并非对本发明的限制。例如：当该组输入输出电路{710,720}为用来从存储器控制器100传输送出时钟信号CKout至存储器50的一组输入输出电路时，驱动器710D可用来输出一系列脉冲(Pulse)至存储器50，而接收器720R可用来输入来自存储器控制器100的此系列脉冲。又例如：当该组输入输出电路{720,710}为用来从存储器50传输回程时钟信号CKback至存储器控制器100的一组输入输出电路时，驱动器720D可用来输出一系列脉冲至存储器控制器100，而接收器710R可用来输入来自存储器50的此系列脉冲，其中，在此状况下，该ODT电阻器712可作为于图3所示实施例中所述的该ODT电阻器的一例。为了简明起见，本实施例与前述实施例/变化例相仿之处不再重复赘述。

依据某些实施例，该ODT电阻器712可作为于图4所示实施例中所述的该上拉电阻器的一例，其中该上拉电阻器的耦接方式可以等同于该ODT电阻器712的耦接方式，并且该下拉电阻器的耦接方式可以相似于该ODT电阻器712的耦接方式，但是该下拉电阻器所在的信号路径选择性地耦接至接收器710R的一局部接地(Local Ground)(其可对应于图4所示实施例中所述的该低电平状态)，而非任何高电平(其可对应于图4所示实施例中所述的该高电平状态)。例如：输入输出电路710可包含另一切换单元，且该另一切换单元耦接于接收器710R与该下拉电阻器之间。另外，该另一切换单元可依据另一切换控制信号(例如：切换控制信号716的一反向(inverted)信号)进行切换，以选择性地导通接收器710R与该下拉电阻器之间的信号路径。尤其是，当该另一切换单元导通接收器710R与该下拉电阻器之间的信号路径时，接收器710R通过此信号路径耦接至该局部接地。为了简明起见，这些实施例与前述实施例/变化例相仿之处不再重复赘述。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。