数据传输设备的制作方法

本申请要求2015年11月30日向韩国知识产权局提交的申请号为10-2015-0169378的韩国专利申请的优先权，其全部内容通过引用合并于本文。

技术领域

各种实施例总体而言涉及一种数据传输设备，更具体而言，涉及一种能够降低缓冲器中的锁存器尺寸的数据传输设备。

背景技术：

通常，当数据在处理器之间传输时，由于处理器的数据处理速度存在差异，所以在数据被传输时会发生等待状态。为了实质上防止这种情况并且缩短数据处理速度，FIFO(先进先出)缓冲器用作缓冲储存器件。

FIFO缓冲器被设置在处理器之间以执行缓冲来用于接收以及输出传输数据。在用于处理从FIFO缓冲器传输来的数据的方法中，首先输入的数据被首先输出。

FIFO缓冲器实质上通过利用写入指针和读取指针来管理数据输入/输出。这种FIFO缓冲器被广泛地用于诸如SoC(片上系统)的半导体系统中。

由于FIFO缓冲器在写入侧和读取侧具有指针，所以两个指针成对使用。指针表示了数据应当传输的方向，指示出传输是否正被执行，或者根据其地址来指示出传输是否已经完成。

技术实现要素：

在一个实施例中，一种数据传输设备包括：移位器模块，其产生具有不同的数据格式的第一输入信号和第二输入信号以及具有不同的数据格式的第一输出信号和第二输出信号。数据传输设备还包括：输入/输出控制模块，其根据模式信号来选择第一输入信号和第一输出信号，并且输出用于控制数据输入/输出操作的输入控制信号和输出控制信号，或者选择第二输入信号和第二输出信号并输出输入控制信号和输出控制信号。数据传输设备还包括：缓冲器模块，其根据输入控制信号来锁存具有不同的数据位宽度的第一输入数据或者第二输入数据，以及根据输出控制信号来输出具有不同的数据位宽度的第一输出数据或者第二输出数据。

在一个实施例中，一种数据传输设备包括：第一移位器，其被配置为输出第一输入信号和第一输出信号。所述数据传输设备还包括：第二移位器，其被配置为输出第二输入信号和第二输出信号。所述数据传输设备还包括：输入/输出控制模块，其被配置为接收第一输入信号和第二输入信号以及第一输出信号和第二输出信号，以输出输出控制信号和输入控制信号。另外，所述数据传输设备还包括：缓冲器模块，其被配置为接收输入控制信号和输出控制信号，并且输出第一输出数据和第二输出数据。

在一个实施例中，一种数据传输设备包括：移位器模块，其被配置为产生第一输入信号、第二输入信号、第一输出信号和第二输出信号。所述数据传输设备还包括：输入/输出控制模块，其被配置为响应于第一输入信号、第二输入信号、第一输出信号和第二输出信号而输出输入控制信号和输出控制信号。所述数据传输设备还包括：缓冲器模块，其被配置为接收输入控制信号和输出控制信号，并且输出第一输出数据和第二输出数据。

其中，缓冲器模块被配置为从输入/输出控制模块接收选择控制信号以及第一输入数据和第二输入数据。

其中，缓冲器模块根据第一模式信号和第二模式信号来选择第一输入数据或者第二输入数据。

其中，当第一模式信号被激活时，缓冲器模块选择第一输入数据。

其中，当第二模式信号被激活时，缓冲器模块选择第二输入数据。

其中，当输入控制信号被施加时，缓冲器模块将输入数据储存在相应的锁存器中。

其中，当输出控制信号被施加时，缓冲器模块输出相应的索引中储存的第二输出数据。

其中，缓冲器模块根据选择控制信号来选择性地输出第一输出数据。

其中，当选择控制信号被去激活时，缓冲器模块输出第二输出数据。

其中，缓冲器模块根据第一模式信号或者第二模式信号来选择第一输入数据或者第二输入数据。

其中，缓冲器模块根据第一模式信号还是第二模式信号已经被激活来选择第一输入数据或者第二输入数据。

其中，缓冲器模块根据输入控制信号来顺序地锁存第一输入数据和第二输入数据。

其中，当第一移位器和第二移位器具有不同的数据格式时，缓冲器模块被共享。

其中，移位器模块包括：第一移位器和第二移位器，其被配置为共享缓冲器模块。

附图说明

图1为说明了根据本发明的实施例的数据传输设备的配置图。各种实施例致力于通过允许锁存器由具有不同尺寸的索引数据共享，来减小数据传输设备的面积。根据本发明，允许锁存器由具有不同尺寸的索引数据来共享，使得能够减小数据传输设备的面积。

图2为说明图1中的输入/输出控制模块的具体配置图。

图3为说明图2中的输入控制单元的具体电路图。

图4为说明图2中的输出控制单元的具体电路图。

图5为图示图1中的缓冲器模块的配置图。

图6为图示图5中的缓冲器模块的具体配置图。

图7和图8为根据本发明的实施例的用于解释数据传输设备的操作的操作时序图。

图9说明根据本发明的实施例的利用存储器控制器电路的系统的框图。

具体实施方式

在下文中，下面将通过实施例的各种示例而参照附图来描述数据传输设备。

参见图1，描述了说明根据本发明的实施例的数据传输设备的配置图。此外，数据传输设备的全部内部部件可以被配置为电路等等。

本发明的实施例包括：移位器模块100、输入/输出控制模块200以及缓冲器模块300。

移位器模块100产生具有彼此不同的数据格式的输入信号PIN_A和PIN_B以及具有彼此不同的数据格式的输出信号POUT_A和POUT_B。这种移位器模块100包括第一移位器110和第二移位器120。

第一移位器110将在其中数据格式已经被设定为“A”的输入信号PIN_A和输出信号POUT_A输出至输入/输出控制模块200。第二移位器120将在其中数据格式已经被设定为“B”的输入信号PIN_B和输出信号POUT_B输出至输入/输出控制模块200。

在数据格式被设定为“A”时，其表示数据延迟长并且数据位宽度小。在数据格式被设定为“B”时，其表示数据延迟短并且数据位宽度大。

这种第一移位器110和第二移位器120将具有彼此不同的数据格式的信号延迟。在本发明的实施例中，第一移位器110和第二移位器120具有彼此不同的数据格式，但是共享一个缓冲器模块300。

输入/输出控制模块200响应于输入信号PIN_A和PIN_B、输出信号POUT_A和POUT_B以及模式信号MODE_A和MODE_B来输出用于控制缓冲器模块300的数据输入/输出操作的控制信号。

这种输入/输出控制模块200将用于控制数据输入的输入控制信号PI<0:2n-1>、用于控制数据输出的输出控制信号PO<0:2n-1>以及选择控制信号PO_2n输出至缓冲器模块300。

输入/输出控制模块200根据模式信号MODE_A和模式信号MODE_B来选择第一移位器110的输出或者第二移位器120的输出。

在模式信号MODE_A已经被激活时，输入/输出控制模块200选择从第一移位器110施加的输入信号PIN_A和输出信号POUT_A，并且输出输入控制信号PI<0:2n-1>、输出控制信号PO<0:2n-1>和选择控制信号PO_2n。

在模式信号MODE_B已经被激活时，输入/输出控制模块200选择从第二移位器120施加的输入信号PIN_B和输出信号POUT_B，并且输出输入控制信号PI<0:2n-1>、输出控制信号PO<0:2n-1>和选择控制信号PO_2n。

缓冲器模块300接收索引脉冲信号，并且控制执行数据输入/输出。这种缓冲器模块300响应于输入控制信号PI<0:2n-1>、输出控制信号PO<0:2n-1>和选择控制信号PO_2n来缓冲输入数据A_IN<0:K-1>和B_IN<0:2K-1>。然后，缓冲器模块300输出输出数据DOUT_B<0:2K-1>和DOUT_A<0:K-1>。

输入数据A_IN<0:K-1>表示K个数据片段，并且具有小的数据位宽度。输入数据B_IN<0:2K-1>表示2K个数据片段，并且具有大的数据位宽度。

输出数据DOUT_A<0:K-1>表示K个数据片段，并且具有小的数据位宽度。输出数据DOUT_B<0:2K-1>表示2K个数据片段，并且具有大的数据位宽度。

在本发明的实施例中，输入数据B_IN<0:2K-1>的数据位宽度可以具有输入数据 A_IN<0:K-1>两倍大的尺寸。此外，在本发明的实施例中，输出数据DOUT_B<0:2K-1>的数据位宽度可以具有输出数据DOUT_A<0:K-1>两倍大的尺寸。

如上所述，在本发明的实施例中，即使当第一移位器110与第二移位器120具有彼此不同的数据格式时，也共享一个缓冲器模块300，使得能够进行数据传输。

参见图2，描述了说明图1中的输入/输出控制模块的具体配置图。

输入/输出控制模块200包括：选择单元210和230、输入控制单元220以及输出控制单元240。

选择单元210响应于模式信号MODE_A和模式信号MODE_B来选择输入信号PIN_A和输入信号PIN_B中的任意一个，并且输出输入信号PIN。例如，当模式信号MODE_A已经被激活时，选择单元210选择输入信号PIN_A，而当模式信号MODE_B已经被激活时，选择单元210选择输入信号PIN_B。这种选择单元210可以包括多路复用器。

输入控制单元220响应于输入信号PIN、模式信号MODE_A和模式信号MODE_B来输出输入控制信号PI<0:2n-1>。输入控制单元220可以通过设定信号SET来进行设定，并且可以通过复位信号RESET来进行复位。

选择单元230响应于模式信号MODE_A和模式信号MODE_B来选择输出信号POUT_A和输出信号POUT_B中的任意一个。然后，选择单元230输出输出信号POUT。例如，当模式信号MODE_A已经被激活时，选择单元230选择输出信号POUT_A。另外，当模式信号MODE_B已经被激活时，选择单元230选择输出信号POUT_B。这种选择单元230可以包括多路复用器。

输出控制单元240响应于输出信号POUT、模式信号MODE_A和模式信号MODE_B来输出输出控制信号PO<0:2n-1>。输出控制单元240可以通过设定信号SET来进行设定，并且可以通过复位信号RESET来进行复位。此外，输出控制单元240输出用于选择缓冲器模块300的输出的选择控制信号PO_2n。

参见图3，描述了说明图2中的输入控制单元220的具体电路图。

输入控制单元220包括：信号发生部220和组合部223。

信号发生部221响应于输入信号PIN来顺序地激活并输出计数信号IN<0:2n-1>。

信号发生部221包括：反相器IV1、多个触发器F/F1至F/F8以及选择部分222。 多个触发器F/F1至F/F8可以被配置为串联耦接的环形计数器(ring counter)，并且2n个触发器可以彼此电耦接。在多个触发器F/F1至F/F8中，可以根据模式信号MODE_A和MODE_B而改变环的尺寸。

在多个触发器F/F1至F/F8中，计数信号IN<0:2n-1>的逻辑电平同步于输入信号PIN的上升沿或者下降沿的时间点而改变。此外，通过反相器IV1反相的输入信号PIN经由其时钟输入端子而被施加至多个触发器F/F1至F/F8。由于输入信号PIN是低电平触发，因此多个触发器F/F1至F/F8的计数操作被执行。

在多个触发器F/F1至F/F8之中，第一级的触发器F/F1的初始化操作通过设定信号SET来进行设定。其它的触发器F/F2至F/F8可以通过复位信号RESET来进行初始化。

多个触发器F/F1至F/F8可以被划分为两个组G1和G2。组G1和组G2可以包括基本上相同数量的触发器F/F。

当模式信号MODE_A被激活时，包括2n个计数器的组G1和G2中的触发器F/F1至F/F8全部被利用。然而，当模式信号MODE_B被激活时，仅组G1中的触发器F/F1至F/F4被利用。

组G1将位于多个触发器F/F1至F/F8的中心处的触发器F/F4的计数信号IN<n-1>输出。组G2将位于多个触发器F/F1至F/F8的最后级处的触发器F/F8的计数信号IN<2n-1>输出。

选择部分222响应于模式信号MODE_A和MODE_B来选择组G1的计数信号IN<n-1>和组G2的计数信号IN<2n-1>中的任意一个。当模式信号MODE_A被激活时，选择部分222选择组G2的计数信号IN<2n-1>。然而，当模式信号MODE_B被激活时，选择部分222选择组G1的计数信号IN<n-1>。

从选择部分222输出的信号被反馈至第一级的触发器F/F1。选择部分222可以包括多路复用器。

组合部223包括：多个与非(NAND)门ND1至ND8、多个反相器IV1至IV9以及多个选择部分224至227。多个选择部分224至227可以分别包括多路复用器。

与非门ND1对输入信号PIN与第一触发器F/F1的计数信号IN<0>执行与非运算。反相器IV2将与非门ND1的输出反相，并且输出输入控制信号PI<0>。

此外，与非门ND2对输入信号PIN与第二触发器F/F2的计数信号IN<1>执行与非运算。反相器IV3将与非门ND2的输出反相，并且输出输入控制信号PI<1>。

此外，与非门ND3对输入信号PIN与触发器F/F3的计数信号IN<n-2>执行与非运算。反相器IV4将与非门ND3的输出反相，并且输出输入控制信号PI<n-2>。

此外，与非门ND4对输入信号PIN与触发器F/F4的计数信号IN<n-1>执行与非运算。反相器IV5将与非门ND4的输出反相，并且输出输入控制信号PI<n-1>。

选择部分224响应于模式信号MODE_A和MODE_B来选择组G2的第一触发器F/F5的计数信号IN<n>和组G1的第一触发器F/F1的计数信号IN<0>中的任意一个。然后，选择部分224输出选择信号IND<n>。

当模式信号MODE_A被激活时，选择部分224选择组G2的计数信号IN<n>。然而，当模式信号MODE_B被激活时，选择部分224选择组G1的计数信号IN<0>。

此外，选择部分225响应于模式信号MODE_A和MODE_B来选择组G2的第二触发器F/F6的计数信号IN<n+1>和组G1的第二触发器F/F2的计数信号IN<1>中的任意一个。然后，选择部分225输出选择信号IND<n+1>。

当模式信号MODE_A被激活时，选择部分225选择组G2的计数信号IN<n+1>。然而，当模式信号MODE_B被激活时，选择部分225选择组G1的计数信号IN<1>。

此外，选择部分226响应于模式信号MODE_A和MODE_B来选择组G2的第三触发器F/F7的计数信号IN<2n-2>和组G1的第三触发器F/F3的计数信号IN<n-2>中的任意一个。然后，选择部分226输出选择信号IND<2n-2>。

当模式信号MODE_A被激活时，选择部分226选择组G2的计数信号IN<2n-2>。然而，当模式信号MODE_B被激活时，选择部分226选择组G1的计数信号IN<n-2>。

此外，选择部分227响应于模式信号MODE_A和MODE_B来选择组G2的最后级的触发器F/F8的计数信号IN<2n-1>和组G1的最后级的触发器F/F4的计数信号IN<n-1>中的任意一个。另外，选择部分227输出选择信号IND<2n-1>。

当模式信号MODE_A被激活时，选择部分227选择组G2的计数信号IN<2n-1>。然而，当模式信号MODE_B被激活时，选择部分227选择组G1的计数信号IN<n-1>。

此外，与非门ND5对输入信号PIN与选择部分224的选择信号IND<n>执行与非运算。反相器IV6将与非门ND5的输出反相，并且输出输入控制信号PI<n>。

此外，与非门ND6对输入信号PIN与选择部分225的选择信号IND<n+1>执行与非运算。反相器IV7将与非门ND6的输出反相，并且输出输入控制信号PI<n+1>。

此外，与非门ND7对输入信号PIN与选择部分226的选择信号IND<2n-2>执行与非运算。反相器IV8将与非门ND7的输出反相，并且输出输入控制信号PI<2n-2>。

此外，与非门ND8对输入信号PIN与选择部分227的选择信号IND<2n-1>执行与非运算。反相器IV9将与非门ND8的输出反相，并且输出输入控制信号PI<2n-1>。

如上所述，从组合部223输出的输入控制信号PI<0:2n-1>的脉冲根据触发器F/F1至F/F8的输出值而被使能或禁止。

参见图4，描述了说明图2中的输出控制单元240的具体电路图。

用于从输出控制单元240输出输出控制信号PO<0:2n-1>的具体配置如图3中所示。在下文中，将描述用于从输出控制单元240输出选择控制信号PO_2n的具体配置。

输出控制单元240包括多个与非门ND9至ND12。与非门ND9对输出信号POUT与组G2的第一级的触发器F/F5的计数信号IN<n>执行与非运算。与非门ND10对输出信号POUT与组G1的第一级的触发器F/F1的计数信号IN<0>执行与非运算。

此外，与非门ND11对与非门ND9的输出、模式信号MODE_A以及与非门ND12的输出执行与非运算，并且输出选择控制信号PO_2n。此外，与非门ND12对选择控制信号PO_2n与与非门ND10的输出执行与非运算，并且将运算结果输出至与非门ND11。与非门ND11与ND12按照SR锁存器结构而彼此电耦接。

如上所述，当输出信号POUT和组G2的计数信号IN<n>已经被激活，并且模式信号MODE_A已经被激活时，输出控制单元240将选择控制信号PO_2n输出为低电平。当模式信号MODE_A已经被激活时，输入控制单元220的组G1和G2全部被利用。

然而，当输出信号POUT和组G1的计数信号IN<0>已经被激活，并且模式信号MODE_A已经被去激活时，输出控制单元240将选择控制信号PO_2n输出为高电平。当模式信号MODE_A已经被去激活时，仅输入控制单元220的组G1被利用。

参见图5，描述了说明图1中的缓冲器模块300的配置图。

缓冲器模块300包括：输入选择单元310、FIFO(先进先出)缓冲器单元320以及输出选择单元330。输入选择单元310和输出选择单元330可以分别包括多路复用器。

输入选择单元310响应于模式信号MODE_A和MODE_B来选择输入数据A_IN<0:K-1>和B_IN<0:2K-1>中的任意一个。当模式信号MODE_A已经被激活时，输入选择单元310选择输入数据A_IN<0:K-1>。然而，当模式信号MODE_B已经被激活时，输入选择单元310选择输入数据B_IN<0:2K-1>。

在数据被锁存并且在预定时间之后输出的延迟电路的情况下，当延迟时间变长时，由于锁存器的尺寸增大，因此其占据了大的面积。为了解决这种问题，使用能够通过索引来储存和输出预定数量的数据的方法。

例如，在DRAM中存在CWL(Cas写入延迟：在写入命令被施加之后直到输入外部写入数据为止的延迟)延迟电路。

该电路的作用是储存要在由MRS(模式寄存器组)设定的预定时间tCK期间写入的地址，当到达期望的时刻时输出写入标志和地址，以及产生写入内部命令。

在这种情况下，在要被延迟的时钟周期期间，地址可以通过移位寄存器来传输。然而，当地址经由移位寄存器来传输时，由于使用了大的面积，因此使用能够执行FIFO(先进先出)操作的数据锁存器。

这种FIFO缓冲器单元320响应于输入控制信号PI<0:2n-1>和输出控制信号PO<0:2n-1>来缓冲从输入选择单元310施加的数据，并且输出输出数据DOUT_B<0:2K-1>。当输入控制信号PI<0:2n-1>被施加时，FIFO缓冲器单元320将输入数据储存在相应的锁存器中。当输出控制信号PO<0:3>被施加时，FIFO缓冲器单元320将相应的索引中储存的数据输出。

FIFO缓冲器单元320通过输入控制信号PI<0:2n-1>来顺序地锁存从输入选择单元310施加的数据。另外，FIFO缓冲器单元320通过输出控制信号PO<0:2n-1>来将数据顺序地输出至输出选择单元330。

然后，输出选择单元330响应于选择控制信号PO_2n来选择性地输出输出数据DOUT_A<0:K-1>。

在选择控制信号PO_2n的激活时刻，输出选择单元330选择与输出数据DOUT_B<0:2K-1>的1/2相对应的输出数据DOUT_B<0:K-1>，并且输出输出数据DOUT_A<0:K-1>。然而，在选择控制信号PO_2n的去激活时刻，输出选择单元330将与输出数据DOUT_B<0:2K-1>的1/2相对应的输出数据DOUT_B<K:2K-1>作为输出数据DOUT_A<0:K-1>来输出。

在要延迟的数据量大，并且要同时储存的数据量大时，数据锁存器也占据大的面积。然而，如果FIFO缓冲器单元320可以由输出不同类型的数据的多个移位器110和120所共享，则面积的改善是可能的。

当FIFO缓冲器单元320由彼此不同的元件(例如，移位器110和120)利用时，为了满足每个操作所需的数据位宽度和延迟时间(同时操作的锁存器的数量)可以不同。

然而，在本发明的实施例中，即使当输入数据A_IN<0:K-1>和B_IN<0:2K-1>的尺寸彼此不同时，FIFO缓冲器单元320的锁存器也可以被共享利用。

参见图6，描述了说明图5中的缓冲器模块300的具体配置图。

输入选择单元310包括多个选择部311至313。多个选择部311至313可以分别包括多路复用器。

多个选择部311至313中的每个响应于模式信号MODE_A和MODE_B来选择输入数据A_IN<0:K-1>和B_IN<0:2K-1>中的任意一个。

当模式信号MODE_A已经被激活时，选择部311选择输入数据A_IN<0>。然而，当模式信号MODE_B已经被去激活时，选择部311选择输入数据B_IN<0>。

此外，当模式信号MODE_A已经被激活时，选择部312选择输入数据A_IN<1>。然而，当模式信号MODE_B已经被去激活时，选择部312选择输入数据B_IN<1>。

此外，当模式信号MODE_A已经被激活时，选择部313选择输入数据A_IN<K-1>。然而，当模式信号MODE_B已经被去激活时，选择部313选择输入数据B_IN<K-1>。

当模式信号MODE_A已经被激活时，选择部314选择输入数据A_IN<0>。然而，当模式信号MODE_B已经被去激活时，选择部314选择输入数据B_IN<K>。

当模式信号MODE_A已经被激活时，选择部315选择输入数据A_IN<1>。然而，当模式信号MODE_B已经被去激活时，选择部315选择输入数据B_IN<K+1>。

当模式信号MODE_A已经被激活时，选择部316选择输入数据A_IN<K-1>。然而，当模式信号MODE_B已经被去激活时，选择部316选择输入数据B_IN<2K-1>。

FIFO缓冲器单元320包括2K个FIFO锁存器<0:2K-1>L1至L6。多个FIFO锁存器<0:2K-1>L1至L6可以被布置为K行×2列的阵列。

与2K个FIFO锁存器<0:2K-1>L1至L6的1/2相对应的K个FIFO锁存器<0:K-1> L1至L3响应于输入控制信号PI<0:n-1>和输出控制信号PO<0:n-1>来操作。这种FIFO锁存器<0:K-1>L1至L3对从选择部311至313施加的数据进行缓冲，并且输出输出数据DOUT_B<0:K-1>。

此外，与2K个FIFO锁存器<0:2K-1>L1至L6的1/2相对应的K个FIFO锁存器<K:2K-1>L4至L6响应于输入控制信号PI<n:2n-1>和输出控制信号PO<n:2n-1>来操作。这种FIFO锁存器<K:2K-1>L4至L6对从选择部314至316施加的数据进行缓冲，并且输出输出数据DOUT_B<K:2K-1>。

在本发明的实施例中，已经描述了缓冲器模块300的锁存器包括FIFO锁存器L1至L6的示例。然而，本发明的实施例不限于此，而可以应用至利用索引以及FIFO操作的所有数据锁存器。

此外，输出选择单元330包括多个选择部331至333。多个选择部331至333可以分别包括多路复用器。

多个选择部331至333中的每个响应于选择控制信号PO_2n来选择输出数据DOUT_B<0:K-1>和DOUT_B<K:2K-1>中的任意一个。

当选择控制信号PO_2n已经被激活时，选择部331选择输出数据DOUT_B<0>。然而，当选择控制信号PO_2n已经被去激活时，选择部331选择输出数据DOUT_B<K>。

此外，当选择控制信号PO_2n已经被激活时，选择部332选择输出数据DOUT_B<1>。然而，当选择控制信号PO_2n已经被去激活时，选择部332选择输出数据DOUT_B<K+1>。

此外，当选择控制信号PO_2n已经被激活时，选择部333选择输出数据DOUT_B<K-1>。然而，当选择控制信号PO_2n已经被去激活时，选择部333选择输出数据DOUT_B<2K-1>。

如上所述，在模式信号MODE_A的激活时刻，缓冲器模块300将位于一行中的两个FIFO锁存器进行组合，并且输出一个数据片段DOUT_A<0:K-1>。然而，在模式信号MODE_B的激活时刻，缓冲器模块300输出与相应的FIFO锁存器相对应的DOUT_B<0:2K-1>。

例如，当模式信号MODE_A被激活时，要延迟的数据的数量为4位，并且同时能储存的数据数量为2n(n为自然数)。当模式信号MODE_B被激活时，要延迟的数据的数量为8位，并且同时能够储存的数据数量为n(n为自然数)。

当模式信号MODE_A被激活时，与多个FIFO锁存器L1至L6的1/2相对应的锁存器(例如，锁存器L1至L3或者锁存器L4至L6)的值由输出选择单元330的操作来进行选择，并且数据DOUT_A<0:K-1>被输出。然而，当模式信号MODE_B被激活时，全部的FIFO锁存器L1至L6的输出被选择，并且数据DOUT_B<0:2K-1>被输出。

参见图7和图8，描述了根据本发明的实施例的用于解释数据传输设备的操作的操作时序图。

图7说明了当模式信号MODE_A被激活时缓冲器模块300的操作。图8说明了当模式信号MODE_B被激活时缓冲器模块300的操作。

在图7中，当输入信号PIN被施加至输入控制单元220时，2n个输入控制信号PI<0:2n-1>对应于输入信号PIN而被顺序地激活。然后，输入数据A_IN<0:K-1>对应于输入控制信号PI<0:2n-1>而被顺序地输入，使得2n个数据片段被储存在FIFO锁存器L1至L6中。图7还说明了A(0)至A(n)。

此外，当输出信号POUT被施加至输出控制单元240时，2n个输出控制信号PO<0:2n-1>对应于输出信号POUT而被顺序地激活。然后，n个输出数据片段DOUT_A<0:K-1>对应于输出控制信号PO<0:2n-1>而被顺序地输出。

此时，当选择控制信号PO_2n处于低电平时，仅从与总的2n个FIFO锁存器L1至L6的1/2相对应的n个FIFO锁存器L1至L3输出的数据被输出作为输出数据DOUT_A<0:K-1>。在n个输出数据片段DOUT_A<0:K-1>从FIFO锁存器L1至L3输出之后，选择控制信号PO_2n被转换为高电平。

在图8中，输入信号PIN被施加至输入控制单元220。然后，n个输入控制信号PI<0:n-1>被顺序地激活，并且n个输入控制信号PI<n:2n-1>被顺序地激活。

因此，输入数据A_IN<0:K-1>对应于输入控制信号PI<0:2n-1>而被顺序地输入，使得n个数据片段被储存在FIFO锁存器L1至L3中，并且n个数据片段被储存在FIFO锁存器L4至L6中。

此外，当输出信号POUT被施加至输出控制单元240时，对应于输出信号POUT，n个输出控制信号PO<0:n-1>被顺序地激活，并且n个输出控制信号PO<0:2n-1>被顺序地激活。然后，n个输出数据片段DOUT_B<0:K-1>对应于输出控制信号PO<0:n-1>而被顺序地输出，并且n个输出数据片段DOUT_B<n:2K-1>被顺序地输出。图8还说明了B(0)至B(n-2)、B(0)至B(4)以及PI(0)至PI<n+2>和PO<0>至PO<n+2>。

如上所述，共享专用于本发明的实施例的两个数据延迟电路是可能的。此外，即使数据位宽度和在两个延迟电路的延迟操作中能够同时锁存的数据量彼此不同，对锁存器的共享也是可能的。

参见图9，系统1000可以包括一个或多个处理器1100。处理器1100可以单独地使用，或者与其它的处理器组合使用。芯片组1150可以与处理器1100电耦接。芯片组1150为用于系统1000的处理器1100与其它部件之间的信号的通信路径。其它部件可以包括：存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动控制器1300。根据系统1000的配置，若干不同的信号中的任意一个可以通过芯片组1150来传输。

存储器控制器1200可以电耦接至芯片组1150。存储器控制器1200可以通过芯片组1150来接收从处理器1100提供的请求。存储器控制器1200可以电耦接至一个或多个存储器件1350。存储器件1350可以包括以上所述的数据传输设备。

芯片组1150还可以电耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括：鼠标1410、视频显示器1420或者键盘1430。I/O总线1250可以利用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。

盘驱动控制器1300还可以电耦接至芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个或多个内部盘驱动器1450之间的通信路径。盘驱动控制器1300和内部盘驱动器1450可以利用几乎任意类型的通信协议来彼此通信，或者与芯片组1150通信。

尽管以上已经描述了各种实施例，但是对于本领域的技术人员将理解的是，所描述的实施例仅仅是示例。因此，不应当基于所描述的实施例来限制该数据传输设备。

附图中每个元件的附图标记

100：移位器模块

200：输入/输出控制模块

300：缓冲器模块