用于旋转行波振荡器中相位线性度和内插的装置和方法与流程

本发明的实施方案涉及电子系统，更特别地涉及旋转行波振荡器。

背景技术：

多相位振荡器能够用于各种应用，包括例如远程通信、光学网络、雷达系统和/或芯片-芯片通信。例如，多相位振荡器能够包含在频率合成器中以生成相对于基准时钟信号具有受控相位和频率关系的输出时钟信号。多相位振荡器还能够用于数据转换器中，诸如模数转换器(ADC)。

需要改进的多相位振荡器。

技术实现要素：

在一个方面，提供了包括旋转行波振荡器(RTWO)系统的装置。该RTWO系统包括第一细长RTWO，所述第一细长RTWO包括在闭环中的第一差分传输线，并且所述第一第一差分传输线包括生成第一多个时钟信号相位的一个或多个细长区段。所述RTWO系统还包括第二细长RTWO，所述第二细长RTWO包括在闭环中的第二差分传输线，并且所述第二差分传输线包括生成第二多个时钟信号相位的一个或多个细长区段。所述第二细长RTWO以相移与所述第一细长RTWO锁相。该RTWO系统还包括抽头电路系统，该抽头电路系统配置为接收来自第一细长RTWO的第一多个时钟信号相位以及来自第二细长RTWO的第二多个时钟信号相位。

在另一方面，提供了电子振荡器的电子实现方法。该方法包括：以相移将第一细长RTWO与第二细长RTWO锁相，利用所述第一细长RTWO的多个差分传输线的一个或多个细长区段来生成第一多个时钟信号相位，利用所述第二细长RTWO的第二差分传输线的一个或多个细长区段来生成第二多个时钟信号相位，以及将第一多个时钟信号相位和第二多个时钟信号相位提供给抽头电路系统。

在另一方面，提供了相位内插系统。该相位内插系统包括传输线和相位内插电路。相位内插电路包括多个相位内插器，多个相位内插器包括配置为接收多个输入时钟信号相位的第一相位内插器。多个输入时钟信号相位包括取自沿着传输线的第一位置的第一输入时钟信号相位以及取自沿着传输线的第二位置的第二输入时钟信号相位。第一相位内插器配置为通过将所述第一输入时钟信号相位和第二输入时钟信号相位之间内插来生成一个或多个内插时钟信号相位。

附图说明

图1A是旋转行波振荡器(RTWO)系统的一个实施方案的示意图。

图1B是RTWO系统的另一实施方案的示意图。

图2是RTWO系统的另一实施方案的示意图。

图3是RTWO系统的另一实施方案的示意图。

图4A是RTWO系统的另一实施方案的示意图。

图4B是用于RTWO系统的内插时钟信号的一个实施例的示意图。

图5是相位内插系统的用户工作进度实施方案的示意图。

图6A是相位内插器的用户工作进度实施方案的电路图。

图6B是相位内插器的另一实施方案的电路图。

图6C是相位内插器的另一实施方案的电路图。

图7是包括根据一个实施方案的RTWO系统的频率合成器的示意图。

图8是包括根据一个实施方案的RTWO系统的模数转换器(ADC)的示意图。

具体实施方式

下面对实施方案的详细说明提供了本发明的具体实施方案的各种描述。然而，本发明能够以权利要求所限定和涵盖的多种不同方式来具体实施。在该说明书中，参考了附图，在附图中相似的附图标记可以指示相同或功能上相似的元件。

旋转行波振荡器(RTWO)是一种电子振荡器，其包括连接在闭环中的差分传输线，奇数个的一个或多个交叉，以及沿着差分传输线的路径电连接的多个再生电路。另外，每个交叉将沿着差分传输线传播的波的极性反向，并且再生电路向波提供能量以补偿差分传输线的损失。RTWO的另外的细节描述于共同所有的美国专利第6,556,089号，发布于2003年4月29日，名称为“电子电路系统”，该专利全文通过引用方式合并于本文中。

由于本领域技术人员将意识到，时钟信号相位能够代表从规定基准点测得的经过的完整的时钟信号周期的部分。为说明清楚，在沿着传输线的某位置本地的时钟信号相位可以在本文称为具有约0°的相位。然而，技术人员将理解，时钟信号相位能够相对于其他基准点来限定。

在RTWO中，行波沿着差分传输线传播。通过在各位置将差分传输线抽头，能够获得不同相位的时钟信号。在一个实施例中，诸如反相器或放大器的抽头电路可以包括与差分传输线的特定位置电连接以获得具有期望相位的时钟信号的输入。

在一些实现中，差分传输线可以包括沿着传输线间隔开或者基本均匀地散布的抽头。例如，利用沿着传输线均匀间隔的n个抽头电路对RTWO抽头可以用来生成理想地以大约360/n度(°)相位间隔开的时钟信号。

RTWO的抽头的相位线性度可以是重要的性能指标。在一个实施例中，RTWO包含在频率合成器中，并且RTWO的相位线性度影响频率合成器的抖动和/或合成的输出时钟信号的频谱纯度。在另一实施例中，RTWO包含在模数转换器(ADC)中，并且RTWO的相位线性度影响ADC的线性度和/或分辨率。

RTWO的抽头的数量或密度同样对于多种应用是重要的。例如，频率合成器可以包括整数缩短到低噪声基准时钟信号的RTWO，并且期望频率的输出时钟信号能够通过利用例如数字相位选择电路选择RTWO的相位来合成。在该系统中，用于合成的可用频率的数量取决于可用RTWO相位的数量，并且因此取决于RTWO抽头的密度。在另一实施例中，ADC可以包括RTWO，并且ADC的分辨率取决于RTWO的抽头的密度。

用大量的抽头和/或用具有高相位线性度的抽头难以实现RTWO。例如，布局约束，诸如金属路线的局限性，会限制RTWO可以提供的抽头的最大数量。另外，RTWO的差分传输线的布局会影响RTWO抽头的相位线性度。例如，角和/或曲线会产生传输线非均匀性，这会降低相位线性度。而且，RTWO的交叉也会影响相位线性度，因为交叉能够作为沿着差分传输线传播的行波的非均匀运行。

而且，通过用来制作RTWO的制造工艺的设计规则，能够约束RTWO的相位线性度。例如，制造工艺可以包括将晶体管布局规定为正交的设计规则。因此，即使RTWO的差分传输线的布局是圆形的，在RTWO再生电路和/或抽头电路系统中使用的晶体管的布局可能不匹配RTWO的曲线。相应地，难以通过较大量的高相位线性度的抽头来实现RTWO。

在本文的一些配置中，RTWO系统包括以非零相移彼此锁相的第一细长RTWO和第二细长RTWO。第一和第二细长RTWO可各自包括具有在第一方向上为细长的环形布局的差分传输线。环形布局中的每一个包括具有优良相位线性度的不同传输线的两个细长区段。例如，差分传输线的该长且直的区段可以具有均匀的电容负载且避免与差相位线性度相关联的长度和/或厚度上的非均匀性。而且，该区段包括用于再生电路和/或抽头电路的晶体管的均匀布局。

因此，使用具有相对长且窄的传输线的细长RTWO能够提供相对良好的相位线性度的传输线的区段。通过以非零相差锁定两个以上的该RTWO，能够实现具有优良线性度的传输线的四个以上的细长区段。每个细长区段能够提供多于90°的时钟信号相位。RTWO被锁相，使得细长区段提供跨全360°范围的时钟信号相位。抽头展现出优良的线性度，因为细长区段包括传输线导体的基本上直的区段，并且因此避免了与差相位线性度性能相关联的曲线、角和/或交叉。

在本文所述的一些配置中，相邻抽头之间的相位内插用于增加可用数量的时钟信号相位。相位内插能够利用例如电容器和/或晶体管混合来实现。相位内插电路能够用于通过混合相邻抽头的比例来提供内插相位抽头。内插电路的输入沿着差分传输线的不同位置连接。虽然内插电路具有输入电容，该电路能够在没有对应的CV²f功率损耗的情况下运行，其中C是电容，V是电压，f是频率，因为输入电容作为传输线的特征阻抗的部分工作。

本文的教导能够用于各种应用。在一个实施例中，ADC包括RTWO系统，该RTWO系统为ADC提供了相对大量的高相位线性度的时钟信号相位。ADC能够实现为例如双斜率或单斜率ADC，并且通过RTWO系统生成的时钟信号相位控制计数。在该配置中，相位线性度和/或抽头的密度控制ADC的线性度和/或分辨率。

在另一实施例中，RTWO系统包含在多普勒频率合成器中，其使用由RTWO系统生成的时钟信号相位来进行频率合成。例如，来自RTWO系统的输出时钟信号能够与低相位噪声基准信号进行整数锁定，并且RTWO系统的时钟信号相位能够利用数字控制来处理从而合成不同频率和/或相位的各种输出时钟信号。当时钟信号相位具有差线性度时，多普勒合成器能够展现出寄生的输出频率，并且抽头之间的相位分离提供了对均方根(RMS)输出抖动的基本限制。因此，在多普勒频率合成器中包含具有大量高相位线性度的抽头的RTWO系统能够通过改善输出频谱纯度和/或减少抖动来增强性能。

图1A是RTWO系统10的一个实施方案的示意图。RTWO系统10包括第一细长RTWO 11a、第二细长RTWO 11b以及接收来自第一细长RTWO 11a和来自第二细长RTWO 11b的时钟信号相位的抽头电路系统19。

在所示的配置中，RTWO系统10包括两个RTWO。然而，RTWO系统10可以包括额外的RTWO，包括例如3个或更多个RTWO。

第一细长RTWO 11a包括差分传输线，该差分传输线包括第一导体13a和第二导体13b。第一细长RTWO 11a还包括交叉15和再生电路12。第二细长RTWO 11b包括差分传输线，该差分传输线包括第一导体14a和第二导体14b。第二细长RTWO 11b还包括交叉17和再生电路16。

在图示的实施方案中，第一和第二细长RTWO 11a，11b各自包括用户工作进度交叉和十四个再生电路。然而，其他配置是可能的，包括例如使用不同数量的交叉和/或更多或更少的再生电路的配置。此外，RTWO系统可以包括额外的RTWO和/或其他电路系统。

本领域普通技术人员将理解，RTWO可以包括在闭环中连接的差分传输线，奇数个的一个或多个交叉，以及沿着差分传输线的路径电连接的多个再生电路。另外，每个交叉能够将沿着差分传输线传播的波的极性反向，并且再生电路能够将能量提供给波以补偿差分传输线的损耗。RTWO的另外的细节可以描述于美国专利第6,556,089号中，该专利的全文在前文通过引用方式合并于此。

如图1A所示，锁相导体18将第一细长RTWO 11a的第一导体13a的一部分和第二细长RTWO 11b的第二导体14b的一部分电连接。在图示的配置中，第一细长RTWO 11a与第二细长RTWO 11b之间的相差能够通过选择在它们之间连接锁相导体18的第一导体13a上的部分和第二导体14b上的位置来控制。然而，其他配置是可能的，包括例如，其中第一细长RTWO 11a和第二细长RTWO 11b以其他方式锁相的实现。

如图1A所示，第一细长RTWO 11a在第一方向上(图1A中的竖直方向)细长。第一细长RTWO 11a的差分传输线13a，13b包括向抽头电路系统19提供高相位线性度的时钟信号相位的第一细长区段21a和第二细长区段21b。如图1A所示，第一细长区段21a在第一细长RTWO 11a的第一侧，第二细长区段21b在第一细长RTWO 11a的与第一侧相对的第二侧。另外，第二细长RTWO 11b也是在第一方向上细长。第二细长RTWO 11b的差分传输线14a，14b包括向抽头电路系统19提供高密度线性度的时钟信号相位的第一细长区段22a和第二细长区段22b。如图1A所示，第一细长区段22a在第二细长RTWO 11b的第一侧，第二细长区段22b在第二细长RTWO 11b的与第一侧相对的第二侧。

图示的实施方案包括用差分传输线的细长区段实现的RTWO，这提供了相对高相位线性度的时钟信号相位。例如，第一细长RTWO 11a的细长区段21a，21b和第二细长RTWO 11b的细长区段22a，22b长度上相对长并且基本是直的，并且因此具有相对均匀的电容负载。相反，差分传输线的在长度和/或厚度上具有非均匀性的区段可以具有相对差的相位线性度。在一个实施方案中，由第一和第二细长RTWO 11a，11b提供的时钟信号相位具有小于约10％的相位非线性度。

在图示的实施方案中，沿着第一细长RTWO 11a的细长区段21a，21b和第二细长RTWO 11b的细长区段22a，22b的波速率基本上恒定。例如，当行波沿着具有均匀负载的差分传输线的基本直的段传播时，波可以具有基本上恒定的波速率。保持沿着第一和第二细长RTWO的细长区段的恒定波速率增强了利用细长区段生成的时钟信号相位的相位线性度。

在一个实施方案中，RTWO细长而具有沿第一方向的长度x1和沿垂直于第一方向的第二方向的宽度x2，长度在约100μm至1000μm的范围内，宽度在约10μm至约500μm的范围内。在一个实施方案中，长度x1以因数2以上大于宽度x2。虽然已经描述了维度x1和x2的各个实施例，其他长度和宽度是可能的，诸如那些基于应用和/或实现而选定的。

在一个实施方案中，第一细长RTWO 11a的细长区段21a，21b以及第二细长RTWO 11b的细长区段22a，22b具有在约90μm至900μm的范围内的长度x3。虽然已经提供了长度x3的一个收敛式范围，但是其他长度是可能的，诸如基于应用和/或实现而选定的长度。

通过以非零相差将两个以上细长RTWO锁相，能够实现具有高相位线性度的不同传输线的四个以上的区段。每个细长区段能够提供多于90°的时钟信号相位，包括来自差分传输线的各个导体的45°以上的相位。在一个实施方案中，第一细长RTWO 11a的细长区段21a，21b以及第二细长RTWO 11b的细长区段22a，22b各自提供多于130°的相位。RTWO是锁相的，使得细长区段提供跨全360°范围的时钟信号相位。抽头展现出优良的线性度，因为直的传输线区段避免了与差相位线性度性能相关联的曲线、角和/或交叉。

因此，同时的配置对自细长区段21a，21b对第一细长RTWO 11a进行有益地抽头并且自细长区段22a，22b对第二细长RTWO 11b进行有益地抽头。因此，抽头电路系统19接收来自具有相对高的相位线性度的RTWO的部分11a，11b的时钟信号相位。而且，抽头电路系统19避免了使用从具有相对差的相位线性度的传输线的靠近角部、曲线和/或交叉的部分所生成的时钟信号相位来工作。

例如，如图1A所示，第一细长RTWO 11a的细长区段21a，21b以及第二细长RTWO 11b的细长区段22a，22b不包括任何曲线、角或交叉。另外，在图示的实施方案中，抽头电路系统19不从细长区段21a，21b外部接收来自第一细长RTWO 11a的任何时钟信号相位。类似地，在图示的实施方案中，抽头电路系统19不接收在细长区段22a，22b之外的来自第二细长RTWO 11b的任何时钟信号相位。以此方式配置RTWO系统10能够向抽头电路系统19提供高线性度的时钟信号相位。

在图示的配置中，抽头电路系统19接收来自第一细长RTWO 11a的两个细长区段21a，21b以及来自第二细长RTWO 11b的两个细长区段22a，22b的时钟信号相位。然而，其他配置是可能的。例如，在另一实施方案中，四个细长RTWO被锁相，并且来自四个RTWO中的每一个的传输线的一个细长区段用于生成用于抽头电路系统的时钟信号相位。

使用多于两个细长RTWO提供了能够减少相位噪声和/或减少具有随机本质的非线性度的成分的平均化。此外，在这些配置中，时钟信号相位能够从RTWO的细长区段的中心使用，同时仍提供跨全360°的时钟信号相位。因此，使用三个以上细长RTWO的配置能够进一步提高相对于使用两个细长RTWO的配置的线性度。

虽然图1A图示出抽头电路系统19为定位在第一和第二细长RTWO 11a,11b之间，在一些配置中，抽头电路系统19集成到第一和第二细长RTWO 11a,11b的布局中。例如，虽然长线能够用于将远距的时钟信号相位路由到抽头电路系统，但是长线也会使得相位线性度变劣，减小了品质因素(Q因数)，和/或导致RTWO系统的性能降低。因此，在一些配置中，用于抽头的抽头电路系统19的晶体管定位成紧密靠近第一和第二细长RTWO 11a，11b的差分传输线。

因为抽头电路系统19接收来自第一细长RTWO 11a的细长区段21a，21b以及来自第二细长RTWO 11b的细长区段22a，22b的时钟信号相位，所以抽头电路系统19的晶体管可以包括与高相位线性度相关联的均匀布局。因此，抽头电路系统的晶体管的布局可以是均匀的，甚至当RTWO系统10是利用包括约束晶体管布局为正交的设计规则的工艺制作时。

相反，包括沿着RTWO传输线整体的抽头的RTWO可以包括非均匀晶体管布局。例如，用于靠近RTWO的曲线进行抽头的晶体管的布局可相对于用于沿着RTWO的笔直侧边进行抽头的晶体管具有非均匀布局。

继续参考图1A，第一和第二细长RTWO 11a，11b以非零相移锁相。以这种方式将第一和第二细长RTWO 11a，11b锁相可以向抽头电路系统19提供跨360°的时钟信号相位。相反，当两个RTWO以零度移位进行锁相时，RTWO的细长区段能够产生用于抽头电路系统的冗余时钟信号相位。因此，图示的配置有益地包括相移来增加可供抽头电路系统19使用的不同时钟信号相位的数量。锁相的RTWO 11a，11b之间的相移量能够控制由第一细长RTWO 11a提供的时钟信号相位和由第二细长RTWO 11b提供的时钟信号相位的角分离度。

在一个实施方案中，第一和第二细长RTWO 11a，11b以被选定为在约35°和55°的范围内的相移来锁相。然而，其他配置是可能的。例如，在RTWO之间的适合的相移能够基于应用和/或实现来选择。

RTWO系统10的额外的细节在之前进行了说明。

图1B是RTWO系统30的另一实施方案的示意图。图1B的RTWO系统30类似于图1A的RTWO系统10，除了RTWO系统30图示出这样的具体实现：其中锁相导体28用于将第二细长RTWO 11b与第一细长RTWO 11a以45°相移锁相。

图示的RTWO系统30已被注解以包括沿着第一和第二细长RTWO 11a，11b的传输线的各个时钟信号相位的相位。虽然时钟信号相位的一个实施例显示在图1B之前，但是其他时钟信号相位是可能的，包括例如与特定RTWO系统实现相关联的时钟信号相位。

如图1B所示，抽头电路系统19接收来自第一细长RTWO 11a的第一细长区段21a的108°,126°,144°,162°,288°,306°,324°和342°的时钟信号相位。另外，抽头电路系统19接收来自第一细长RTWO 11b的第二细长区段21b的18°,36°,54°,72°,198°,216°,234°和252°的时钟信号相位。此外，抽头电路系统19接收来自第二细长RTWO 11b的第一细长区段22a的63°,81°,99°,117°,243°,261°,279°,和297°的时钟信号相位。另外，抽头电路系统19接收来自第二细长RTWO 11b的第二细长区段22b的9°,27°,153°,171°,189°,207°,333°,和353°的时钟信号相位。

因此，在图示的实施方案中，抽头电路系统19接收来自第一和第二细长RTWO 11a，11b的细长区段的9°,18°,27°,36°,54°,63°,72°,81°,99°,108°,117°,126°,144°,153°,162°,171°,189°,198°,207°,216°,234°,243°,252°,261°,279°,288°,297°,306°,324°,333°,342°,和353°的时钟信号相位。

因此，细长区段提供了跨全360°范围的时钟信号相位。抽头展现出优良的线性度，因为细长区段包括传输线的基本笔直的区段，因此避免了与差相位线性度性能相关联的曲线、角和/或交叉。

在图示的实现中，相邻抽头的时钟信号相位之间的最大相位分离度是约18°。然而，可以提供额外的抽头来减小最大相位分离度。例如，在一个实施方案中，相邻抽头的时钟信号相位之间的最大相位分离度小于约0.35°。

RTWO系统30的额外的相接如之前所述。

图2是RTWO系统40的另一实施方案的示意图。RTWO系统40包括第一细长RTWO 41a，第二细长RTWO 41b以及接收来自第一细长RTWO 41a和来自第二细长RTWO 41b两者的时钟信号相位的抽头电路系统39。

图2的RTWO系统40类似于图1A的RTWO系统10，除了图2的RTWO系统40包括这样的配置之外：其中相对于图1A所示的配置，抽头电路系统39接收来自第一和第二细长RTWO 41a，41b。特别地，在图示的实施方案中，抽头电路系统39接收来自第一和第二细长RTWO 41a，41b的总共80个时钟信号相位。

虽然图2图示出抽头电路系统接收80个时钟信号相位的配置，但是抽头电路系统能够接收更多或更少的时钟信号相位。在一个实施方案中，抽头电路系统接收大约1024个时钟信号相位。

RTWO系统的抽头的数量在多个应用中是重要的。例如，在频率合成器应用中，用于合成的可用频率的数量取决于可用RTWO相位的数量并且因此取决于RTWO抽头的密度。另外，在ADC应用中，ADC的分辨率取决于RTWO抽头密度。

在一些实现中，通过在更大数量的位置对第一和第二细长RTWO 41a，41b的差分传输线进行抽头，另外的抽头能够添加到RTWO系统40中。虽然在额外的位置对传输线抽头可以增加抽头密度，但是该方法受限于各种约束，包括例如可用的布局资源。例如，可用金属路线的数量会限制RTWO能提供的抽头的最大数量。在本文的一些实施方案中，RTWO系统能够采用相位内插来提高超过通过对传输线抽头所能获得的可用时钟信号相位的数量。

为了图示清晰起见，图2省去了在第一细长RTWO 41a的细长区段21a，21b以及第二细长RTWO 41b的细长区段22a，22b中图示再生电路。但是，第一和第二细长RTWO 41a，41b的细长区段可以包括再生电路。

RTWO系统40的另外的细节能够如上所述。

图3是RTWO系统50的另一实施方案的示意图。RTWO系统50包括如之前所述的第一细长RTWO 41a和第二细长RTWO 41b。RTWO系统50还包括抽头电路系统49和抽头校正电路51。

抽头电路系统49包括第一抽头移位电路52a和第二抽头移位电路52b。第一和第二抽头移位电路52a，52b能够用于分别将第一和第二细长RTWO 41a，41b的抽头进行移位和调节，以补偿第一和第二细长RTWO 41a，41b的锁相误差。例如，第一和第二细长RTWO 41a，41b可以被设计成以相移锁相，但是细长RTWO 41a，41b可以相移锁相，其中是锁相误差或相位失配。相位失配可产生于多种源，诸如制造误差，并且可以随包括温度和/或电压在内的工作条件而变化。

第一和第二抽头移位电路52a，52b有助于校正第一和第二细长RTWO 41a，41b之间相对于期望相移的相位失配，从容辅助抽头电路系统将来自第一细长RTWO 41a的时钟信号相位和来自第二细长RTWO 41b的时钟信号相位组合以生成输出时钟信号相位。

虽然图3图示出抽头电路系统49包括两个抽头移位电路的配置，但是其他配置是可能的，包括例如包含单个抽头移位电路的实现。此外，抽头校正电路系统可以置于其他位置。在一些配置中，RTWO系统包括两个以上的抽头校正电路。

抽头校正电路51产生抽头移位控制信号，其用于控制第一和第二抽头移位电路49的抽头移位。抽头校正电路51接收来自第一细长RTWO 41a的至少一个时钟信号相位以及来自第二细长RTWO 41b的至少一个时钟信号相位，并且基于时钟信号相位的比较来生成抽头移位控制信号。在一个实施方案中，抽头移位电路用于将抽头移位离散数量的抽头位置。

如图3所示，抽头校正电路51接收来自第一和第二细长RTWO 41a，41b的时钟信号相位。然而，相比于接收来自第一细长RTWO 41a的细长区段21a，21b以及来自第二细长RTWO 41b的细长区段22a，22b的时钟信号相位，图示的抽头校正电路51接收在细长区段之外生成的时钟信号相位。

相对于抽头校正电路作为RTWO细长区段的非均匀负载工作的配置，以这种方式配置RTWO系统50提高了细长区段50的线性度。而且，靠近RTWO 41a，41b的角部实现抽头校正电路51避免了使用靠近第一和第二细长RTWO 41a，41b的细长区段的布局资源。因此，图示的配置提供了抽头校正和高抽头密度的益处。

RTWO系统50的另外的细节能够如上所述。

图4A是RTWO系统150的另一实施方案的示意图。RTWO系统150包括第一细长RTWO 41a和第二细长RTWO 41b，如之前所述的。RTWO系统150还包括抽头电路系统159。

抽头电路系统159包括第一相位内插电路162a和第二相位内插电路162b。第一相位内插电路162a在由第一细长RTWO 41a提供的时钟信号相位之间内插以生成额外的时钟信号相位。另外，第二相位内插电路162b在由第二细长RTWO 41b提供的时钟信号相位之间内插以生成额外的时钟信号相位。

RTWO系统的抽头的数量在多个应用是重要的，在频率合成器应用中，可用于合成的频率的数量取决于可用RTWO相位的数量，并且因此，取决于RTWO抽头的密度。另外，在ADC应用中，ADC的分辨率取决于RTWO抽头密度。

虽然能够在额外的位置对传输线抽头以提高抽头密度，但是该方法会受各种约束限制，包括例如可用的布局资源。

在图示的实施方案中，第一相位内插电路162a通过将第一细长RTWO 41a的相邻抽头的比例混合而生成额外的时钟信号相位，并且第二相位内插电路162b通过将第二细长RTWO 41b的相邻抽头的比例混合而生成额外的时钟信号相位。然而，其他配置是可能的。例如，在另一实施方案中，相位电路系统包括将来自两个以上RTWO的时钟信号相位内插的共用或共享相位内插电路。

在一个实施方案中，RTWO系统150具有至少约5.625度/抽头的抽头密度。

RTWO系统150的额外的细节能够如上所述。

图4B是用于例如图4A的RTWO系统150的RTWO系统的内插时钟信号的一个实施例的示意图180。

示意图180包括第一时钟信号相位181以及第二时钟信号相位182，它们对应于来自相位上相邻的两个抽头的时钟信号相位。如图4B所示，相位内插电路将第一和第二时钟信号相位181，182内插以生成内插时钟信号相位191-193。相位内插电路能够提供第一和第二时钟信号相位181，182和内插时钟信号相位191-193两者作为输出。

因此，一个或多个相位内插电路可以包含在抽头电路系统中以提高可用时钟信号相位的数量。虽然图4B图示出通过内插生成三个内插时钟信号相位的实施例，其他配置是可能的。在一个实施方案中，相位内插电路生成相邻抽头之间的1与64个之间的内插时钟信号。

在一些配置中，第一时钟信号相位181和第二时钟信号相位182由同一RTWO生成。例如，参考图1B的RTWO系统30，在一个实施例中，第一时钟信号相位181对应于来自第一细长RTWO 11a的18°相位，并且第二时钟信号相位182对应于来自第一细长RTWO 11a的36°相位。在其他配置中，第一时钟信号相位181和第二时钟信号相位182由不同的RTWO生成。例如，参考图1B的RTWO系统30，在另一实施例中，第一时钟信号相位181对应于来自第一细长RTWO 11a的18°相位，并且第二时钟信号相位182对应于来自第二细长RTWO 11b的27°相位。

图5是相位内插系统200的一个实施方案的示意图。相位内插系统200包括差分传输线210和相位内插电路220。

差分传输线210包括第一导体211a和第二导体211b。如图5所示，第一和第二导体211a，211b彼此基本平行且在第一方向上(图5中的竖直方向)延伸。如图5所示，第一导体211a已经能够在三个位置抽头以生成P_N时钟信号相位、P_N+1时钟信号相位和P_N+2时钟信号相位。因此，第二导体211b已经在三个位置抽头以生成P_{N_B}时钟信号相位、P_{N+1_B}时钟信号相位和P_{N+2_B}时钟信号相位。P_{N_B},P_{N+1_B},和P_{N+2_B}时钟信号相位分别相对于P_N,P_N+1,和P_N+2时钟信号相位反相或大约180°异相。在一个实施方案中，差分传输线210是RTWO的差分传输线。

相位内插电路220包括第一相位内插器221和第二相位内插器222。第一相位内插器221接收P_N,P_{N_B},P_N+1和P_{N+1_B}时钟信号相位，并且生成第一组输出时钟信号相位225。在一些实现中，通过第一内插器221生成的输出时钟信号相位225中的每一个是内插时钟信号相位。在其他实现中，时钟信号相位225不仅包括内插时钟信号相位，而且包括P_N,P_{N_B},P_N+1或P_{N+1_B}时钟信号相位中的至少一个。类似地，第二相位内插器222接收P_N+1,P_{N+1_B},P_N+2和P_{N+2_B}时钟信号相位，并且生成第二组输出时钟信号相位226。

第一和第二相位内插器221，222提供相位内插来增加可用时钟信号相位的数量。特别地，相位内插器221，222提供相位内插以相对于由对差分传输线210抽头所提供的时钟信号相位提供更大数量的时钟信号相位。

虽然图5图示出包括基于在三个位置处对第一导体211a抽头以及在三个位置对第二导体211b抽头而接收时钟信号相位的两个相位内插器的配置，但是其他配置是可能的。例如，在一个实施方案中，内插系统包括约64个与约1024个之间的相位内插器。

虽然图5图示出相位内插器接收来自差分传输线210的两个导体的时钟信号相位的配置，其他配置是可能的，诸如相位内插器接收来自单个导体的时钟信号相位的实现方式。而且，本文的教导还适用于相位内插器在由两个以上不同的传输线生成的时钟信号相位之间提供内插的配置。

在一些配置中，相位内插器电路220包括作为差分传输线210的电容负载工作的相位内插器221，222。另外，相位内插器221，222作为差分传输线210的分布式电容的部分工作。

实现相位内插器221，222作为传输线的电容负载降低了功耗。例如，虽然相位内插器221，222具有输入电容，但是内插器工作而没有相应的CV²f功耗，因为输入电容作为传输线210的特征阻抗的部分工作。相比而言，使用诸如电阻梯的电阻负载的相位内插器消耗CV²f功率。

在一些配置中，提供给相位内插器221，222的时钟信号相位具有梯形波前。在一个实施例中，实现30GV/s的边缘率。

相位内插系统200的额外的细节能够如上所述。

图6A是相位内插器230的一个实施方案的电路图。相位内插器230包括第一电容器231、第二电容器232以及第三电容器233。相位内插器230接收P_N输入时钟信号相位以及P_N+1输入时钟信号相位并且生成PH₁,PH₂,PH₃,和PH₄输出时钟信号相位。

第一电容器231、第二电容器232以及第三电容器233串联地电连接在第一节点与第二节点之间。如图6A所示，第一节点既用于接收P_N输入时钟信号相位，又生成PH₁输出时钟信号相位。另外，第二节点用于接收P_N+1输入时钟信号相位以及生成PH₄输出时钟信号相位。在第一电容器231与第二电容器232之间的第一中间节点处生成PH₂输出时钟信号相位，并且在第二电容器232与第三电容器233之间的第二中间节点处生成PH₃输出时钟信号相位。

虽然图6A图示出接收两个时钟信号相位且生成四个时钟信号相位的相位内插器的配置，但是其他配置是可能的。例如，相位内插器230可以包括串联的更多或更少的电容器以生成期望数量的输出时钟信号相位。

相位内插器230图示出作为传输线的电容负载工作并且因此减少或消除了CV²f功率损耗的相位内插器的一个实施例。

相位内插器230的额外的细节能够如上所述。

图6B是相位内插器250的另一实施方案的电路图。相位内插器250包括第一至第四预充电p型场效应晶体管(PFET)251-254以及第一至第四比较器n型场效应晶体管(NFET)261-264。另外，相位内插器250包括第一组比率NFET 271-273以及第二组比率NFET 281-283。相位内插器250接收P_N输入时钟信号相位以及P_N+1输入时钟信号相位并且生成PH₁,PH₂,PH₃,和PH₄输出时钟信号相位。

如图6B所示，预充电PFET 251-254的栅极接收反相预充电信号PCH_B，其用于将PH₁,PH₂,PH₃,和PH₄输出时钟信号相位预充电到电压电平V₂。另外地，预充电NFET 261-264的栅极接收比较器信号CMP，其能够在P_N和P_N+1输入时钟信号相位的上升沿被接收到之前激活。在一个实施方案中，包括相位内插器250的RTWO用作计数器，并且比较器信号CMP用于开始和停止计数。

如图6B所示，第一组比率NFET 271-273和第二组比率NFET 281-283的各种组合用于将PH₁,PH₂,PH₃,和PH₄输出时钟信号相位的下降沿的正时控制到电压电平V₁。第一组比率NFET 271-273包括接收P_N输入时钟信号的栅极，并且第二组比率NFET 281-283包括接收P_N+1输入时钟信号的栅极。通过包括不同尺寸或重量的NFET的组合，能够生成期望相位的内插时钟信号。

例如，在图示的配置中，利用NFET 271生成PH₁输出时钟信号相位，其在该实施例中相对于1x尺寸的单位晶体管具有4x重量。不包括通过相位内插器250的传播延迟，PH₁输出时钟信号相位可具有约等于P_N输入时钟信号的相位。另外，利用NFET 272和NEFT 282的并联组合生成PH₂输出时钟信号相位，其在该实施例中分别具有3x和1x重量。不包括传播延迟，PH₂输出时钟信号相位可以具有约为P_N与P_N+1输入时钟信号的相位之间的途径的四分之一的相位。此外，利用NFET 273和NEFT 283的并联组合生成PH₃输出时钟信号相位，其在该实施例中分别具有1x和3x重量。不包括传播延迟，PH₃输出时钟信号相位可具有约为P_N与P_N+1输入时钟信号的相位之间的途径的四分之三的相位。另外，利用NFET 281生成PH₄输出时钟信号相位，其在该实施例中具有4x重量。不包括传播延迟，PH₄输出时钟信号相位可具有约等于P_N+1输入时钟信号的相位。

虽然已经提供了比率FET的一个实施例，但是其他配置是可能的。例如，相位内插器可以包括比率FET的组合以生成期望相位的内插时钟信号相位。而且，本文的教导能够适用于使用比率NFET、比率PFET或其组合的配置。

相位内插器250图示出作为传输线的电容负载工作且因此减少或消除CV²f功率损耗的相位内插器的另一实施例。

相位内插器250的额外的细节能够如上所述。

图6C是相位内插器300的另一实施方案的电路图。相位内插器300包括比较器PFET 301-304、反馈PFET 305-308、比较器NFET 311-314、反馈NFET 315-318以及反相器361-364。另外，相位内插器300包括第一组比率FET 321-324、第二组比率FET 331-338、第三组比率FET 341-348以及第四组比率FET 351-358。相位内插器300接收P_N输入时钟信号相位、输入时钟信号相位、P_N+1输入时钟信号相位以及P_{N+1_B}输入时钟信号相位，并且生成PH₁,PH₂,PH₃,and PH₄输出时钟信号相位。

如图6C所示，比较器PFET 301-304的栅极和比较器NFET 311-314的栅极接收比较器信号CMP。在一个实施方案中，包括相位内插器300的RTWO用作计数器，并且比较器信号CMP用于开始和停止计数。

如图6C所示，第一至第四反相器361-364分别生成PH₁,PH₂,PH₃,和PH₄输出时钟信号相位。另外，反相器361-364将反馈提供给反馈PFET305-308的栅极和反馈NFET 315-318的栅极。提供反馈允许输出时钟信号相位控制预充电操作的正时，从而避免对全局预充电信号的需要。

第一组比率FET 321-324用于控制PH₁输出时钟信号相位的正时。如图6C所示，第一组比率FET 321-324包括PFET 321和NFET 322，它们在第一级工作，以及PFET 323和NFET 324，它们在第二级工作。PFET 321和NFET 324接收P_N输入时钟信号相位并且具有4x重量，并且NFET 322和NFET 323接收P_{N_B}输入时钟信号相位并且具有4x重量。不包括通过相位内插器300的传播延迟，PH₁输出时钟信号相位可具有约等于P_N输入时钟信号的相位。

第二组比率FET 331-338用于控制PH₂输出时钟信号相位的正时。第二组比率FET 331-338包括1x重量的PFET 331、1x重量的NFET 332、3x重量的PFET 333以及3x重量的NFET 334，它们在第一级工作。另外，第二组比率FET 331-338包括1x重量的PFET 335、1x重量的NFET 336、3x重量的PFET 337以及3x重量的NFET 338，它们在第二级工作。PFET 333和NFET 338接收P_N输入时钟信号相位，NFET 334和PFET 337接收P_{N_B}输入时钟信号相位，PFET 331和NFET 336接收P_N+1输入时钟信号相位，并且NFET 332和PFET 335接收P_{N+1_B}输入时钟信号相位。不包括传播延迟，PH₂输出时钟信号相位可具有约为P_N和P_N+1输入时钟信号的相位之间的途径的四分之一的相位。

第三组比率FET 341-348用于控制PH₃输出时钟信号相位的正时。第三组比率FET 341-348包括2x重量的PFET 341、2x重量的NFET 342、2x重量的PFET 343以及2x重量的NFET 344，它们在第一级工作。另外，第三组比率FET 341-348包括2x重量的PFET 345、2x重量的NFET 346、2x重量的PFET 347以及2x重量的NFET 348，它们在第二级工作。PFET343和NFET 348接收P_N输入时钟信号相位，NFET 344和PFET 347接收P_{N_B}输入时钟信号相位，PFET 341和NFET 346接收P_N+1输入时钟信号相位，并且NFET 342和PFET 345接收P_{N+1_B}输入时钟信号相位。不包括传播延迟，PH₃输出时钟信号相位可具有约为P_N和P_N+1输入时钟信号的相位之间的途径的一半的相位。

第四组比率FET 351-358用于控制PH₄输出时钟信号相位的正时。第四组比率FET 351-358包括3x重量的PFET 351、3x重量的NFET 352、1x重量的PFET 353以及1x重量的NFET 354，它们在第一级工作。另外，第四组比率FET 351-358包括3x重量的PFET 355、3x重量的NFET 456、1x重量的PFET 357以及1x重量的NFET 358，它们在第二级工作。PFET 353和NFET 358接收P_N输入时钟信号相位，NFET 354和PFET 357接收P_{N_B}输入时钟信号相位，PFET 351和NFET 356接收P_N+1输入时钟信号相位，并且NFET 352和PFET 355接收P_{N+1_B}输入时钟信号相位。不包括传播延迟，PH₄输出时钟信号相位可具有约为P_N和P_N+1输入时钟信号的相位之间的途径的四分之三的相位。

虽然已经提供了比率FET的一个实施例，其他配置是可能的。例如，相位内插器可以包括比率FET的组合以生成期望相位的内插时钟信号相位。

相位内插器300图示出作为传输线的电容负载工作且因此减少或消除CV²f功率损耗的相位内插器的另一实施例。

相位内插器300的额外的细节能够如上所述。

图7是包括根据一个实施方案的RTWO系统的频率合成器500的示意图。频率合成器100包括相位频率检测器(PFD)501、环路滤波器502、RTWO系统503、反馈分频器504和相位选择电路505。频率合成器500接收基准时钟信号f_REF并且生成多个合成时钟信号f₁,f₂,…f_n，它们可具有彼此不同的频率和/或相位。

频率合成器500图示出可以包括依照本文的教导实现的RTWO系统的电子系统的一个实施例。然而，本文的RTWO系统可用于电子系统的其他配置。

如图7所示，PFD 501基于基准时钟信号f_REF与反馈分频器504生成的反馈时钟信号f_FBK的比较来生成误差信号。环路滤波器502基于对来自PFD 501的误差信号滤波而生成滤波后的误差信号。环路滤波器502利用滤波的误差信号来控制RTWO系统503的振荡频率。环路滤波器502能够以多种方式来控制RTWO系统503的振荡频率，包括例如，通过控制RTWO系统的传输线的并联电容器的电容。

RTWO系统503包括抽头电路系统(图7中没有示出)，其生成用于相位选择电路505的多个时钟信号相位。相位选择电路505利用数字选择技术生成n个合成的输出时钟信号f₁,f₂,…f_n。如图7所示，来自RTWO系统503的一个或多个时钟信号相位能够提供给反馈分频器504，反馈分频器504生成分频的反馈时钟信号f_FBK。

图示的频率合成器500实现为多普勒合成器，当由相位选择电路505接收到的时钟信号相位具有差的线性度时，其能够展现出寄生的输出频率。另外，时钟信号相位之间的相位分离度提供了对合成器RMS输出抖动的基本限制。

通过依照本文的教导实现RTWO系统503，相位选择电路505能够被提供相对高相位线性度的相对大量的时钟信号相位。因此，频率合成器500能够以相对小的时钟抖动和/或输出尖刺工作。

频率合成器500的额外的细节能够如上所述。

图8是包括根据用户工作进度实施方案的RTWO系统的模数转换器(ADC)510的示意图。ADC 510包括输入开关511、积分器512、比较器513和计数器514，其包括RTWO系统515。ADC 510在输入ADC_IN处接收模拟输入信号并且在输出ADC_OUT处生成数字输出信号。

ADC 510图示出可以包括依照本文教导实现的RTWO系统的电子系统的一个实施例。然而，本文的RTWO系统能够用于其他配置的电子系统。

开关511用于将输入ADC_IN选择性地与积分器512耦合。积分器512包括积分电容器521和电阻器522，并且能够用于对在输入ADC_IN上接收到的模拟输入电压进行积分。

ADC 510能够以多种配置来实现，包括例如，实现为单斜率ADC或双斜率ADC。

在一些配置中，ADC 510在输入ADC_IN上接收到的输入电压利用积分器512来积分，并且利用比较器513积分器的输出与已知的基准值进行比较。另外，计数器514用于测量积分器512的积分时间和/或解积分时间。

图示的计数器514包括RTWO 515。计数器514的精度基于RTWO系统515的抽头的密度。特别地，当RTWO XIT 515包括N个均匀间隔的抽头且以周期T_OSC振荡时，计数器514能够用于以时间增量T_OSC/N计数。

通过依照本文的教导实现RTWO系统515，计数器514能够被提供相对高相位线性度的相对大量的时钟信号相位。因此，ADC 510能够以相对高的线性度和/或分辨率工作。

ADC 510的另外的细节如之前所述。

应用

采用上述方案的器件能够实现到各种电子设备中。电子设备的实施例可以包括，但不限于，消费电子产品、消费电子产品的零件、电子测试装备等。电子设备的实施例还可以包括光学网络或其他通信网的电路。消费电子产品可以包括，但不限于，汽车、摄像录像机、照相机、数字照相机、便携式存储器芯片、洗衣机、干燥机、洗衣机/干燥机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括非成品，包括那些用于工业、医疗和汽车应用中的非成品。

前面的说明和权利要求可以是指“连接”或“耦合”在一起的元件或特征。如本文所使用的，除非明确指出，否则“连接”是指一个元件/特征与另一元件/特征直接或间接地连接，而不一定是机械的。同样，除非明确指出，否则“耦合”意指一个或多个元件/特征与另一元件/特征直接或间接耦合，而不一定是机械的。因此，虽然图中所示的各个示意图描绘了元件和组件的实施例布置，但是在实际的实施方案中可存在额外的中间元件、器件、特征或组件(假设所描绘的电路的功能不受到不利影响)。

虽然已经结合一些实施方案描述了本发明，但是对本领域技术人员显而易见的其他实施方案，包括没有提供在本文阐述的全部特征和优点的实施方案，也在本发明的范围内。而且，上述的各个实施方案能够组合以提供进一步的实施方案。另外，在一个实施方案的背景下所描述的一些特征也可以并入其他实施方案。因此，本发明的范围仅参考随附的权利要求来限定。