一种基于FPGA实现稀疏化GRU神经网络的硬件加速器及方法与流程

文档序号:11177856阅读:来源:国知局

技术特征:

技术总结
本发明提出一种用于实现稀疏化GRU神经网络的装置,包括:输入接收单元,用于接收多个输入向量,并将多个输入向量分配到多个计算单元;多个计算单元,从所述输入接受单元获取输入向量,读取神经网络权值矩阵数据,将其解码后与输入向量进行矩阵运算,并将矩阵运算结果输出至隐含层状态计算模块;隐含层状态计算模块,从所述计算单元PE获取矩阵运算结果,计算出隐含层状态;控制单元,用于进行全局控制。另一方面,本发明提出一种通过迭代实现稀疏GRU神经网络的方法。

技术研发人员:谢东亮;韩松;单羿
受保护的技术使用者:北京深鉴智能科技有限公司
技术研发日:2016.12.05
技术公布日:2017.10.03
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