一种多通道音频信号并行采集装置的制作方法

本实用新型涉及语音识别领域，进一步的涉及一种多通道信号并行采集装置。

背景技术：

随着语音识别和对话系统的发展，智能语音交互技术已经引起越来越多的关注。语音交互离不开对音频信号的采集，多通道信号并行采集一直是信号处理，特别是基于阵列的信号处理领域的核心技术。

阵列信号处理往往需要对多个传感器同时进行采集，以便利用各路信号之间的相位差信息，设计相应的阵列信号处理算法。对这类采集系统的设计过程中，往往数据通道多、数据吞吐量大、数据传输速率快，且实时性要求高。

目前针对多通道音频信号并行采集系统一般采用集成的多路A/D芯片来完成采集，由DSP芯片或者ARM处理器来控制A/D芯片接口时序。

然而，现有技术存在如下技术缺陷：

(1)针对的多通道信号并行采集系统通常直接采用集成的多路A/D芯片来完成采集，市场上，该类多路高精度(如16位、24位)A/D芯片，价格较贵，且功耗较大，不利于整体系统的成本控制和低功耗设计。

(2)常用的音频编解码芯片(Codec芯片)采用I2S接口进行音频数据的传输，且支持各通道间的时分复用模式(TDM)，即利用单个I2S接口即可传输多个通道的数据。然而，目前市面上常用的处理器虽然一般也具有I2S接口，但不支持TDM模式，这意味着对于多通道Codec，需要处理器具有多路12S接口来对接，这无疑增加处理器的选型难度及成本；并且该模式增加了各个通道之间数据同步的难度。

技术实现要素：

(一)要解决的技术问题

有鉴于此，本实用新型的目的在于提供一种多通道音频信号并行采集装置，以解决以上所述现有技术中的至少一项技术问题。

(二)技术方案

为实现上述目的，本实用新型提供一种一种多通道音频信号并行采集装置，包括FPGA处理单元、多个音频解码芯片和处理器，所述多个音频解码芯片电性连接至所述FPGA处理单元，包括寄存器；所述FPGA处理单元电性连接所述音频解码芯片和所述处理器，FPGA处理单元包括I2S接口和I2C接口，所述I2S接口电性连接所述音频解码芯片；所述I2C接口电性连接所述寄存器，所述I2S还电性连接所述处理器。

优选的，所述FPGA处理单元包括数据融合及再编码模块。

优选的，所述FPGA处理单元包括I2S传输速率调整单元，I2S传输速率调整单元用于将重新编码后的数据利用提高速率后的I2S接口，传输给所述处理器。

优选的，所述I2S接口和音频解码芯片之间采用时分复用模式，单个I2S接口传输解码芯片多个通道的音频数据。

优选的，所述FPGA处理单元包括状态监测模块，所述状态监测模块与所述音频解码芯片电性连接。

优选的，所述音频解码芯片的采集精度为16、24或32位。

优选的，所述音频解码芯片包含单片多通道并行的ADC。

优选的，所述处理器为ARM、MIPS、X86架构通用芯片，或者USB/SDI总线控制芯片。

(三)有益效果

通过上述技术方案，可以看出本实用新型的多通道音频信号并行采集装置有益效果包括：

(1)相比于多路A/D芯片，Codec芯片成本要低得多，功耗更低，并且具有更高的精度(常用Codec基本都能做到24位的精度)，特别适合一些对成本和功耗敏感且对信号精度要求高的多通道音频信号处理产品；

(2)采用多通道Codec芯片完成多通道音频信号的并行采集，相比于传统的集成A/D芯片方案，大大降低了整个系统的成本及功耗；

(3)利用FPGA对多片Codec芯片的音频数据进行融合，并利用提高I2S接口速率的方式，实现了跟各类处理器I2S接口的完美对接，使得该采集方案适用于各类处理器，通用性强；

(4)在FPGA上可继续挂载多片Codec芯片，灵活地实现了多通道、高精度的并行ADC采集方案，且系统扩展性强；该音频采集系统非常适合数据通道多、数据吞吐量大、数据传输速率快，且实时性要求高的音频信号采集需求。

附图说明

图1是本实用新型实施例的多通道音频信号并行采集装置的电路结构框图。

图2是本实用新型实施例的FPGA处理单元的运行流程图。

具体实施方式

根据本实用新型的基本构思，提供一种多通道音频信号并行采集装置，包括FPGA处理单元、多个音频解码芯片和处理器，其中所述多个音频解码芯片电性连接至所述FPGA处理单元，用于采集音频信号形成音频数据；所述FPGA处理单元电性连接所述音频解码芯片和所述处理器，所述FPGA处理单元用于接收各音频解码芯片的音频数据，即接收多通道的音频数据，并对所述音频数据融合及重新编码，并提高与所述处理器的传输速率，将重新编码后的数据传输至所述处理器。

进一步的，所述FPGA处理单元包括I2S接口和I2C接口，所述I2S接口电性连接所述音频解码芯片，用于音频数据的传输；所述音频解码芯片包括寄存器，所述I2C接口电性连接所述寄存器，用于配置所述寄存器；所述I2S还电性连接所述处理器。

进一步的，所述FPGA处理单元包括数据融合及再编码模块，用于对所述多通道的音频数据融合及重新编码。

进一步的，所述FPGA处理单元包括I2S传输速率调整单元，I2S传输速率调整单元用于将重新编码后的数据利用提高速率后的I2S接口，传输给所述处理器。

进一步的，所述I2S接口和音频解码芯片之间采用时分复用模式，单个I2S接口传输解码芯片多个通道的音频数据。

进一步的，所述FPGA处理单元包括状态监测模块，所述状态监测模块与所述音频解码芯片电性连接，用于监测所述音频解码芯片的工作状态。

进一步的，所述处理器可为多种型号处理器，ARM、MIPS、X86架构通用芯片，或者USB/SDI等总线控制芯片。

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型作进一步的详细说明。下述参照附图对本实用新型实施方式的说明旨在对本实用新型的总体实用新型构思进行解释，而不应当理解为对本实用新型的一种限制。

本实用新型基于FPGA和Codec的多通道音频信号并行采集系统，在FPGA(Field Programmable Gate Array)处理单元上挂载多片多通道Codec芯片，利用FPGA上的通用输入/输出口(I/O口)，软件模拟I2S接口及其TDM模式，实现接收各个Codec芯片的音频数据；接着在FPGA内部进行数据的融合及再编码；然后利用提高FPGA中软件模拟的I2S接口的速率，将重新编码的音频数据，用更高的I2S传输速率传送给处理器。

比如，对一个12通道、采样率为16KHz的音频信号进行采集，在FPGA处理单元内部将12通道数据融合及再编码后，利用传输速率为96KHz(每一帧I2S数据包括左右两声道数据)的I2S接口传输给处理器。系统的电路结构框图如图1所示。

本系统中的Codec芯片采用TI公司的型号为pcm3168a的芯片，该Codec芯片支持单片6通道并行ADC，每通道精度为24位；在同一总线上最多可同时挂载4片pcm3168a。

FPGA处理单元采用Xilinx公司的Spartan6系列的芯片，FPGA与Codec芯片之间的硬件连接包括I2S接口、I2C接口以及其他状态监测信号。其中I2S接口用于音频数据的传输，I2C接口用于配置pcm3168a内部的寄存器，状态监测信号用来监测pcm3168a的工作状态。FPGA与外部处理器之间通过I2S接口连接，用来将融合及再编码后的音频数据传输给处理器。

FPGA处理单元内部的主要分为3部分功能模块：

1)实现对pcm3168a的控制及音频数据的接收，主要利用FPGA的I/O口软件模拟I2C接口协议及I2S接口协议，完成对pcm3168a的寄存器配置和音频数据的接收。

2)数据融合及再编码模块，该部分实现对接收到的各个通道的音频数据的融合及再编码，包括通道的穿插排序、帧头帧尾的添加等。

3)I2S传输速率调整模块，该部分主要实现将融合后的音频数据，利用提高传输速率后的I2S接口，传输给处理器。

FPGA处理单元的软件流程图如图2所示：

本实用新型实施例基于FPGA和Codec的多通道音频信号并行采集系统，利用现场可编程门阵列(即FPGA)强大的逻辑编程功能，对多片Codec的音频数据进行融合，并利用提高I2S接口速率的方式，将融合后的音频数据传输给处理器，满足跟各类处理器的完美对接。

音频信号的采样率是指采集设备在一秒钟内对声音信号的采样次数，采样率越高声音的还原就越真实越自然。常用的音频信号采样率一般分为22.05KHz、44.1KHz、48KHz三个等级，对于一些特殊的应用，也有采用16KHz、32KHz、96KHz等。音频编解码芯片(即Codec)就是专门针对音频信号采集设计的专用集成电路芯片。

以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。