本发明涉及一种基于spi界面的多内存协作结构，更详而言之，指一种仅需设置一个内存选择端口的多内存协作结构。
背景技术
随着微小型电子设备的应用越来越普遍(如可穿戴式电子设备)，可将多个内存封装于同一封包内的多芯片封装结构因具有产品体积较小以及制造成本较低等优点，也随之在市场上越来越流行。
mcp(多芯片封装multichippackage)是一种半导体统级封装及多芯片封装新技术的延伸，可用于将多种内存堆栈封装成1颗mcp芯片(如：1mbspisram+1mbspiflash)，可适用于各类手持式及微型化电子产品，如智能型穿戴设备、数字相机、数字摄影机、智能型手机、卫星导航统以及平板计算机等。
然而，若将两个以上spi内存芯片直接整合于同一封装结构中，常会因无法判断是哪一个spi内存芯片在执行访问操作而发生芯片间的设备冲突，因此，若同一多芯片封装结构内具有2个以上spi储存设备时，亦即，spii/o总线连接有2个以上的spi储存设备时，则需针对每一个spi储存设备分别设置一对应的片选引脚，以提供判断是哪一个spi内存芯片在执行访问操作。
具体而言，请配合参阅图1，其显示了一习知技术的多内存协作结构10(即前述之mcp芯片)，其中，多内存协作结构10具有第一内存11a、第二内存11b、第三内存11c，控制模块13除设置有多个通讯端口132之外，针对前述各内存分别设置有对应之片选引脚，如图所示，cs埠(cs1)131a用于连接第一内存11a、cs端口(cs2)131b用于连接第二内存11b、cs端口(cs3)131c则用于连接第三内存11c，藉此以避免不同内存之间的讯号冲突问题。然而，上述的设计架构无疑会增加芯片的封装尺寸，亦可能提高其制造成本。
综上所述，如何克服上述习知技术中存在缺陷，即为本案待解决的技术课题。
技术实现要素：
鉴于上述先前技术之种种问题，本发明之主要目的在于提供一种基于spi界面的多内存协作结构，仅需设置一个内存选择端口即可避免不同内存之间的讯号冲突问题。
本发明之另一目的在于提供一种基于spi界面的多内存协作结构，可有效降低制造成本并缩小封装体积。
为达到上述目的以及其他目的，本发明的第一实施例提供一种基于spi界面的多内存协作结构，包括：至少一第一内存；至少一第二内存；以及具有内存选择端口与控制io端口的控制模块，其中，所述内存选择端口的设置数量为一个；所述内存选择端口连接通讯线路的一端，而所述通讯线路的另一端分别连接所述第一内存与所述第二内存，选择致能所述第一内存及所述第二内存；以及所述控制io埠，提供复数第一作动指令与复数第二作动指令，所述复数第一作动指令分别传输给所述第一内存，而令所述第一内存进行对应的作动，所述复数第二作动指令分别传输给所述第二内存，而令所述第二内存进行对应的作动，其中，所述复数第一作动指令与复数第二作动指令的指令编码不同。
再者，本发明的第二实施例亦提供一种基于spi界面的多内存协作结构，包括：至少一第一内存；至少一第二内存；具有内存选择端口与控制io端口的控制模块，其中，所述内存选择端口的设置数量为一个；所述内存选择端口连接通讯线路的一端，而所述通讯线路的另一端分别连接所述第一内存与所述第二内存，选择致能所述第一内存及所述第二内存；以及所述控制io埠，提供第一作动指令与第二作动指令，所述第一作动指令传输给所述第一内存，而令所述第一内存进行对应的作动，所述第二作动指令传输给所述第二内存，而令所述第二内存进行对应的作动，其中，所述第一作动指令具有预选指令编码与备选指令编码，所述第二作动指令具有第二指令编码，所述预选指令编码与备选指令编码不同，所述预选指令编码与所述备选指令编码的其中至少一个与所述第二指令编码不同。
较佳者，于前述第二实施例所述的多内存协作结构中，还包括判断模块，判断所述预选指令编码与所述第二指令编码是否相同，当所述预选指令编码与所述第二指令编码相同时，令所述控制io端口选择使用备选指令编码作为第一作动指令的指令编码，而传输所述第一作动指令给所述第一内存，使所述第一内存接收所述第一作动指令而进行对应的作动。
较佳者，于前述第二实施例所述的多内存协作结构中，所述控制io埠还提供第三作动指令，所述第三作动指令用以选择使用预选指令编码或备选指令编码作为第一作动指令的指令编码，而传输所述第一作动指令给所述第一内存，使所述第一内存接收所述第一作动指令而进行对应的作动。
较佳者，于前述第二实施例所述的多内存协作结构中，所述第一内存还包括一记忆模块，用以储存对应于所述第一作动指令的所述预选指令编码与所述备选指令编码的其中一个，并供所述第一内存于接收所述控制io埠所传输的所述第一作动指令时，自所述记忆模块中择取所述预选指令编码或所述备选指令编码而识别所述第一作动指令，而使所述第一内存进行对应的作动，所述记忆模块为选择熔断器或非挥发性内存(non-volatilememory)。
较佳者，于前述第一或第二实施例所述的多内存协作结构中，所述第一内存为随机存取内存(randomaccessmemory)，所述第二内存为非挥发性内存(non-volatilememory)。
较佳者，于前述第一或第二实施例所述的多内存协作结构中，所述第一内存与所述第二内存为非挥发性内存(non-volatilememory)与随机存取内存(randomaccessmemory)之其中一个。
较佳者，于前述第一或第二实施例所述的多内存协作结构中，所述第一内存与所述第二内存具有复数个。
较佳者，于前述第一或第二实施例所述的多内存协作结构中，所述第一内存与所述第二内存两者封装于同一多芯片封装结构(mcp)。
较佳者，于前述第一或第二实施例所述的多内存协作结构中，所述spi界面为dualspi界面或quadspi界面。
综上所述，本发明提供一种的基于spi界面的多内存协作结构，其中，于第一实施例中，本发明将用于控制第一内存作动的复数第一作动指令所对应的指令编码与用于控制第二内存作动的复数第二作动指令所对应的指令编码设置为均不相同；于第二实施例中，针对用于控制第一内存作动的第一作动指令设置有预选指令编码与备选指令编码，其中，所述预选指令编码与备选指令编码不同，且所述预选指令编码与所述备选指令编码中的其中至少一个与用于控制第二内存作动的第二作动指令的第二指令编码不同，因此，本发明所提供的基于spi界面的多内存协作结构，仅需设置一个内存选择端口，即能避免不同内存之间的讯号冲突问题，亦可降低制造成本。
附图说明
图1为显示习知的基于spi界面的多内存协作结构的基本架构示意图；
图2为根据本发明的第一实施例及第二实施例所示的基于spi界面的多内存协作结构的基本架构示意图；
图3为根据本发明的第一实施例所示的控制模块与第一、第二内存之间的数据传输示意图；
图4为根据本发明的第二实施例所示之指令编码示意图；以及
图5a至图5c为根据本发明的第二实施例所示的选择预选指令编码或备选指令编码作为第一作动指令的指令编码的实施例图。
元件标号说明
10习知多内存协作结构
11a第一内存
11b第二内存
11c第三内存
13控制模块
131a,131b,131ccs埠
132通讯端口
20本发明的基于spi界面的多内存协作结构
21第一内存
211记忆模块
22第二内存
23控制模块
231内存选择端口
232控制io埠
24判断模块
具体实施方式
以下内容将搭配图式，藉由特定的具体实施例说明本发明之技术内容，熟悉此技术之人士可由本说明书所揭示之内容轻易地了解本发明之其他优点与功效。本发明亦可藉由其他不同的具体实施例加以施行或应用。本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明之精神下，进行各种修饰与变更。尤其是，于图式中各个组件的比例关系及相对位置仅具示范性用途，并非代表本发明实施的实际状况。
请配合参阅图2及图3，其中，图2为根据本发明之第一实施例及第二实施例所示之基于spi界面的多内存协作结构的基本架构示意图；图3为根据本发明之第一实施例所示的控制模块与第一、第二内存之间的数据传输示意图。于本发明的第一实施例中，基于spi界面的多内存协作结构20包括至少一第一内存21，至少一第二内存22，与控制模块23。
如图2所示，第一内存21与第二内存22两者封装于同一多芯片封装结构(mcp)中，其中，第一内存21例如为随机存取内存(randomaccessmemory)，第二内存22为非挥发性内存(non-volatilememory)。然并不以此为限，于其他实施例中，第一内存21与第二内存22为非挥发性内存与随机存取内存之其中一个。此外，第一内存21与第二内存22的设置数量可以为一个或者多个，视依具体的使用需求而定，且上述第一内存21与第二内存22可为多输入输出(multi-io)spi界面的内存(如图3所示)，多内存协作结构20基于多输入输出(multi-io)spi界面，例如，dualspi界面或quadspi界面。
控制模块23具有内存选择端口231与控制io端口232，其中，内存选择端口(cs)231的设置数量仅为一个，且内存选择端口231连接通讯线路的一端，而通讯线路的另一端分别连接至第一内存21与第二内存22，用以选择致能第一内存21或第二内存22之其中一个。控制io埠232例如为图2所示之di(io0)埠、do(io1)埠、wp(io2)埠，或hold(io3)埠，可用于提供复数第一作动指令与复数第二作动指令，于本发明的第一实施例中，复数第一作动指令与复数第二作动指令的指令编码均不同。
具体而言，请配合参阅图3，控制模块23通过控制io埠232而将复数第一作动指令传输给第一内存21，并令第一内存21依据所接收的复数第一作动指令而进行对应的作动，如数据写入读取的相关作动；同理，控制模块23通过控制io埠232而将复数第二作动指令传输给第二内存22，并令第二内存22依据所接收的复数第二作动指令而进行对应的相关作动。其中，前述传输给第一内存21的复数第一作动指令与传输给第二内存22的复数第二作动指令之中，可能存在部分相同的作动指令，例如，藉由图2所示之di(io0)埠、do(io1)埠、wp(io2)埠，或hold(io3)埠所传输的第一作动指令及第二作动指令相同。对此，本发明将前述复数第一作动指令所对应的指令编码与复数第二作动指令所对应的指令编码均设置不同，因此，即便藉由上述包括di(io0)埠、do(io1)埠、wp(io2)埠，或hold(io3)埠的控制io埠232所传输给第一内存的第一作动指令与传输给第二内存的第二作动指令是相同的，然，由于第一作动指令与第二作动指令所对应的指令编码并不相同，因此，仅需通过单一个内存选择端口231即可针对传输至第一内存21及第二内存22的第一作动指令及第二作动指令进行识别，从而避免第一内存21与第二内存22之间的讯号冲突问题。
请配合参阅图2、图4、图5a至图5c，其中，图4为根据本发明之第二实施例所示之指令编码示意图；图5a及图5b为根据本发明之第二实施例所示的控制模块与第一、第二内存之间的数据传输示意图。于本发明的第二实施例中，基于spi界面的多内存协作结构20的基本组成架构与前述第一实施例相同，包括有至少一第一内存21，至少一第二内存22，与控制模块23。其中，第一内存21与第二内存22两者同样封装于同一多芯片封装结构(mcp)中。第一内存21与第二内存22为非挥发性内存与随机存取内存的其中一个，然并不以此为限，较佳者，第一内存21为随机存取内存(randomaccessmemory)，而第二内存22为非挥发性内存(non-volatilememory)。第一内存21与第二内存22的设置数量亦可为多个，而spi界面可为dualspi界面或quadspi界面。
请参阅图2，于本实施例中，控制模块23同样具有内存选择端口231与控制io端口232，其中，内存选择端口(cs)231的设置数量仅为一个，内存选择端口231连接通讯线路的一端，而通讯线路的另一端分别连接至第一内存21与第二内存22，用以选择致能第一内存21及第二内存22。控制io埠232例如为图2所示之di(io0)埠、do(io1)埠、wp(io2)埠，或hold(io3)埠，可用于提供第一作动指令与第二作动指令。
请配合参阅图5a或图5c，其中，控制模块23通过控制io埠232而将第一作动指令传输给第一内存21，并令第一内存21进行对应的作动，如数据写入读取的相关作动；并通过控制io埠232而将第二作动指令传输给第二内存22，并令第二内存22进行对应的作动。惟与第一实施例的不同之处在于，本发明的第二实施例中，第一作动指令具有预选指令编码与备选指令编码(如图4所示之指令编码示意图)，其中，预选指令编码与备选指令编码不同，且第一作动指令所对应的预选指令编码与备选指令编码的其中至少一个与第二作动指令所对应的第二指令编码不同，并借由上述机制来区隔第一作动指令与第二作动指令，并达成仅藉由一个内存选择端口231即可避免第一内存21与第二内存22之间讯号冲突的问题。其中，本发明可藉由多种实施方式来选择预选指令编码或备选指令编码的其中一个作为第一作动指令对应的指令编码，以下仅例举其中几种实施方式作为参考，然并不以此为限，本领域的技术人员亦可藉由其他实施方式达成相同之技术功效。
请配合参阅图5a，于第一种实施方式中，多内存协作结构20还可包括判断模块24，用于判断预选状况令编码是否与第二指令编码相同，当判断预选指令编码与第二指令编码相同时，则令控制io埠232选择使用备选指令编码以作为第一作动指令的指令编码，以使第一作动指令与第二作动指令的指令编码不同，而传输第一作动指令给第一内存21，并使第一内存21接收第一作动指令而进行对应的作动，从而避免第一内存21与第二内存22之间的讯号冲突问题。
请配合参阅图5b，于第二种实施方式中，控制io埠232还可提供第三作动指令，用以提供控制模块23选择使用预选指令编码或备选指令编码作为第一作动指令的指令编码，以使第一作动指令与第二作动指令的指令编码不同，且令第一内存21接收第三作动指令以择取预选指令编码或备选指令编码，据以识别所接收的第一作动指令。并经由控制io埠232传输第一作动指令给第一内存21，并使第一内存21接收第一作动指令而进行对应的作动。
请配合参阅图5c，于第三种实施方式中，第一内存21还包括一记忆模块211，用以储存对应于第一作动指令的预选指令编码与备选指令编码的其中一个，并供第一内存21于接收控制io埠232所传输的第一作动指令时，自记忆模块211中择取预选指令编码或备选指令编码(其中，所择取的预选指令编码或备选指令编码与第二指令编码不同)，据以识别所接收的第一作动指令，并进行对应的作动。较佳者，记忆模块211可例如为选择熔断器或非挥发性内存(non-volatilememory)。
综上所述，本发明提供了一种基于spi界面的多内存协作结构，于第一实施例中，本发明透过将用于控制第一内存作动的复数第一作动指令所对应的指令编码与用于控制第二内存作动的复数第二作动指令所对应的指令编码设置不同，以达到区隔第一作动指令与第二作动指令的目的；于第二实施例中，本发明针对第一作动指令设置预选指令编码与备选指令编码，且预选指令编码与备选指令编码不同，并当分析预选指令编码与第二作动指令对应的第二指令编码存在重复时，则选择备选指令编码作为第一作动指令的指令编码，以同样达到区隔第一作动指令与第二作动指令的目的，进而使得在本发明的多内存协作结构中仅需设置一个内存选择端口，即能有效地避免不同内存之间的讯号冲突问题，以简化设备结构并降低制造成本。
上述实施例仅例示性说明本发明之原理及功效，而非用于限制本发明。任何熟习此项技术之人士均可在不违背本发明之精神及范畴下，对上述实施例进行修饰与改变。因此，本发明之权利保护范围，应如本发明的申请专利范围所列。