一种中断处理功能验证系统和方法与流程

本发明涉及系统级芯片领域，特别是涉及一种中断处理功能验证系统和方法。

背景技术

中断控制器是soc(systemonchip，系统级芯片)的一个重要模块，硬件中断、软件中断以及外部中断的中断源必须经过中断控制器才能被soc中相应的处理器核处理。

对中断控制器的验证首先需要产生中断触发，但是某些中断触发需要较长时间才能发生，甚至较难发生。这样不仅会浪费大量仿真时间和硬件资源，而且会难以产生较大规模的中断输入对中断控制器进行验证，导致对中断控制器验证不充分，从而增大了验证过程中遗漏错误的几率。

现有模拟中断输入的验证方法中，使用软件对中断控制器中控制寄存器进行配置并输入中断源，配置和中断源的随机性得不到保证，验证效率较低，同时整个验证系统的可重用性也较差。

技术实现要素：

鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种中断处理功能验证系统和方法。

依据本发明实施例的一个方面，提供了一种中断处理功能验证系统，包括：

序列产生器，用于生成中断数据，所述中断数据包含中断处理器的配置值或中断源；

驱动器，用于将所述中断数据转换为中断输入信号，将所述中断输入信号发送至中断处理器；

中断处理器，用于在接收到的所述中断输入信号为中断处理器的配置值时，配置所述中断处理器；在接收到的所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应和参考响应，并将所述中断响应和参考响应发送至计分板；

计分板，用于通过比较所述中断响应和所述参考响应，验证中断处理功能。

可选地，所述中断处理器包括：

中断控制器，用于在接收到的所述中断输入信号为中断处理器的配置值时，配置所述中断控制器的控制寄存器；在接收到的所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应；

中断响应监测器，用于监测所述中断控制器生成的所述中断响应，并将所述中断响应发送至计分板；

中断响应器，用于在接收到的所述中断输入信号为中断处理器的配置值时，配置所述中断控制器的参考模型，在接收到的所述中断输入信号为中断源时，对所述中断源进行中断处理生成参考响应，将生成的所述参考响应发送至计分板。

可选地，所述中断响应器，还用于生成第一总线协议数据并将生成的所述第一总线协议数据发送至所述计分板，其中所述第一总线协议数据包含所述中断控制器的写地址通道和写数据通道的通道信息；

所述中断控制器，还用于生成第二总线协议数据，其中所述第二总线协议数据包含所述写地址通道和写数据通道的通道信息；

总线协议监测器，用于监测所述中断控制器生成的所述第二总线协议数据，并将所述第二总线协议数据发送至所述计分板；

所述计分板，还用于通过比较所述第一总线协议数据和所述第二总线协议数据，验证中断响应输出总线。

可选地，所述驱动器与所述中断控制器采用专用通信接口进行通信，所述中断响应监测器与所述中断控制器采用专用通信接口进行通信。

可选地，还包括：

覆盖率统计器，用于对所述驱动器输出的所述中断输入信号和所述中断处理器输出的所述中断响应进行采样分析，统计中断处理功能验证的覆盖率。

可选地，所述验证系统基于uvm验证平台使用systemverilog硬件描述语言搭建。

依据本发明实施例的另一个方面，提供了一种中断处理功能验证方法，所述方法包括：

生成中断数据，其中所述中断数据包含中断处理器的配置值或中断源；

将所述中断数据转换为中断输入信号；

当所述中断输入信号为中断处理器的配置值时，配置所述中断处理器；当所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应和参考响应；

通过比较所述中断响应和所述参考响应，验证中断处理功能。

可选地，所述方法还包括：

当所述中断输入信号为中断处理器的配置值时，分别配置所述中断处理器中的中断控制器和所述中断控制器的参考模型；

当所述中断输入信号为中断源时，所述中断控制器对所述中断源进行中断处理生成所述中断响应，所述中断控制器的参考模型对所述中断源进行中断处理生成所述参考响应。

可选地，所述方法还包括：

生成第一总线协议数据，其中所述第一总线协议数据包含所述中断控制器的写地址通道和写数据通道的通道信息；

生成第二总线协议数据，其中所述第二总线协议数据包含所述写地址通道信息和写数据通道的通道信息；

通过比较所述第一总线协议数据和所述第二总线协议数据，验证中断响应输出总线。

可选地，所述验证方法还包括：

对所述中断输入信号和所述中断响应进行采样分析，统计中断处理功能验证的覆盖率。

依据本发明实施例的另一个方面，提供了一种可读存储介质，当所述存储介质中的程序由电子设备的处理器执行时，使得电子设备能够执行如上述的中断处理功能验证方法。

依据本发明实施例，将uvm验证平台应用于多核处理器的中断控制器的验证，实现了一个层次化的验证结构。使用systemverilog硬件描述语言搭建了序列产生器和具有四种分发模式的中断处理器，序列产生器可以在短时间内对待验证的中断处理器输入大量随机激励，中断处理器同时生成中断响应和参考响应，计分板通过将中断处理器的中断响应与参考响应对比完成中断处理功能的验证。本发明实施例验证环境具有较高的效率，较强的完备性，自动化和重用性。

进一步的，验证系统还可以同时兼顾应用于桥片的中断控制器以及通用多核芯片的中断控制器，使验证系统更具有通用性和可移植性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是根据本发明实施例一的一种中断处理功能验证系统的示意图之一；

图2是根据本发明实施例一的一种中断处理功能验证系统的示意图之二；

图3是根据本发明实施例二的一种中断处理功能验证系统的示意图；

图4是根据本发明实施例三的一种中断处理功能验证方法的步骤流程图；

图5是根据本发明实施例四的一种中断处理功能验证方法的步骤流程图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

实施例一

详细介绍本发明实施例提供的一种中断处理功能验证系统。

参照图1，示出了本发明实施例中的一种中断处理功能验证系统的示意图。所述系统包括：

序列产生器101，用于生成中断数据，所述中断数据包含所述中断处理器的配置值或中断源；

驱动器102，用于将所述中断数据转换为中断输入信号，将所述中断输入信号发送至中断处理器；

中断处理器103，用于在接收到的所述中断输入信号为中断处理器的配置值时，配置所述中断处理器；在接收到的所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应和参考响应，并将所述中断响应和参考响应发送至计分板；

计分板104，用于通过比较所述中断响应和所述参考响应，验证中断处理功能。。

本实施例中，所述验证系统基于uvm(universalverificationmethodology，通用验证方法学)验证平台使用systemverilog硬件描述语言搭建。验证系统包括序列产生器(sequence)101、驱动器(driver)102、中断处理器103、计分板(scoreboard)104

序列产生器101生成中断数据，中断数据包含中断处理器103的配置值write_valid，write_addr，write_data或中断源ioint。序列产生器101根据待验证的中断处理功能，可以生成多个中断数据，本发明实施例对此不作详细限定，可以根据实际情况进行设置。

驱动器102接收中断数据，将中断数据转换为可以输入到中断处理器103的中断输入信号。首先根据中断数据write_valid判断中断数据是中断处理器的配置值有效还是中断源有效，例如，当write_valid为1时，中断数据是中断处理器的配置值有效；当write_valid为0时，中断数据是中断源有效。当中断处理器的配置值有效时，将中断处理器的配置值write_valid，write_addr，write_data分别按照时序生成confbus，并驱动到中断处理器103。当中断源有效时，将中断源ioint驱动到中断处理器103。驱动器102在发送完中断处理器的配置值后，可以连续发送多个中断源，本发明实施例对此不作详细限定，可以根据实际情况进行设置。

中断处理器103在接收到的中断输入信号为中断处理器的配置值时，配置中断处理器103，从而设置每个中断源的中断方式以及每个中断源的分发模式。在接收到的中断输入信号为中断源时，根据中断源的中断方式、分发模式对中断源进行中断处理生成中断响应和参考响应。

计分板104对中断响应和参考响应进行对比，根据对比结果验证中断处理功能。

本发明的一种优选实施例中，参照图2所示的中断处理功能验证系统，所述中断处理器103包括：

中断控制器1031，用于在接收到的所述中断输入信号为中断处理器的配置值时，配置所述中断控制器1031的控制寄存器10311；在接收到的所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应；

中断响应监测器1032，用于监测所述中断控制器1031生成的所述中断响应，并将所述中断响应发送至计分板104；

中断响应器1033，用于在接收到的所述中断输入信号为中断处理器的配置值时，配置所述中断控制器1031的参考模型，在接收到的所述中断输入信号为中断源时，对所述中断源进行中断处理生成参考响应，将生成的所述参考响应发送至计分板104。

本实施例中，中断控制器1031中设置有控制寄存器10311，中断响应器1033中包含中断控制器1031的参考模型。

中断控制器1031在接收到的中断输入信号为中断处理器的配置值时，配置控制寄存器10311的int_mask，int_pol，从而设置每个中断源的中断方式；配置控制寄存器10311的bounce和auto，从而设置每个中断源的分发模式。在接收到的中断输入信号为中断源时，根据中断源的中断方式、分发模式对中断源进行中断处理生成中断响应。

中断响应监测器1032通过无限循环不断监测中断控制器1031的输出，收集中断响应core0_int、core1_int、core2_int、core3_int(针对四核处理器)，并将中断响应使用uvm_analysis_port通过write()命令发送至计分板104。

中断响应器1033在接收到的中断输入信号为中断处理器的配置值时，配置参考模型。驱动器102将同样的中断源发送至中断处理器103中的中断控制器1031和中断响应器1033，在中断控制器1031对中断源作中断处理时，中断响应器1033采用配置好的参考模型对该中断源作标准中断处理生成参考响应，将生成的参考响应使用uvm_analysis_port通过write()命令发送至计分板104。

计分板104定义两个uvm_blocking_get_port类型的端口exp_port和act_port，其中act_port从中断响应监测器1032获得中断控制器1031生成的中断响应，exp_port端口从中断响应器1033获得参考响应。

本发明的一种优选实施例中，所述驱动器102与所述中断控制器1031采用专用通信接口105进行通信，所述中断响应监测器1032与所述中断控制器1031采用专用通信接口105进行通信。

本实施例中，驱动器102与中断控制器1031采用专用通信接口105进行通信，中断响应监测器1032与中断控制器1031采用相同的专用通信接口进行通信，专用通信接口(interface)是类driver。通信信号包括：时钟信号(clk)、重置信号(reset)、中断源(ioint)、所述中断处理器的配置值(conbus)、所述中断控制器输出的中断响应(core0_int、core1_int、core2_int、core3_int)中至少一种(针对四核处理器)。

本发明的一种优选实施例中，参照图2所示的中断处理功能验证系统，所述验证系统还包括定序器106。

本实施例中，定序器106从序列产生器101获取中断数据，并将中断数据发送至驱动器102。发送中断数据时，可以按照中断数据生成的顺序进行发送。

综上所述，本发明实施例中，将uvm验证平台应用于多核处理器的中断控制器的验证，实现了一个层次化的验证结构。使用systemverilog硬件描述语言搭建了序列产生器和具有四种分发模式的中断处理器，序列产生器可以在短时间内对待验证的中断处理器输入大量随机激励，中断处理器生成中断响应和参考响应，计分板通过将中断处理器的中断响应与参考响应对比完成中断处理功能验证。本发明实施例验证环境具有较高的效率，较强的完备性，自动化和重用性。

实施例二

参照图3，示出了本发明实施例中的一种中断处理功能验证系统的示意图。本实施例在实施例一的基础上。

所述中断响应器1033，还用于生成第一总线协议数据并将生成的所述第一总线协议数据发送至所述计分板104，其中所述第一总线协议数据包含所述中断控制器的写地址通道和写数据通道的通道信息；

所述中断控制器1031，还用于生成第二总线协议数据，其中所述第二总线协议数据包含所述写地址通道和写数据通道的通道信息；

总线协议监测器1034，用于监测所述中断控制器1031生成的所述第二总线协议数据，并将所述第二总线协议数据发送至所述计分板104；

所述计分板104，还用于通过比较所述第一总线协议数据和所述第二总线协议数据，验证中断响应输出总线。

本实施例中，当中断控制器1031应用于桥片时，将中断响应通过axi(advancedextensibleinterface))总线输出。axi是一种总线协议，该协议是arm公司提出的amba(advancedmicrocontrollerbusarchitecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。

中断响应器1033根据标准的中断响应生成第一总线协议数据。中断控制器1031根据中断控制器1031的写地址通道(aw通道)和写数据通道(w通道)输出的数据生成第二总线协议数据。中断响应器1033将第一总线协议数据发送至计分板104，总线协议监测器1034采用总线协议通信接口(axireference)107与中断控制器1031进行通信，监测中断控制器1031生成的第二总线协议数据，并将第二总线协议数据发送至计分板104。

计分板104通过比较第一总线协议数据和第二总线协议数据，验证中断响应输出总线。

本发明的一种优选实施例中，所述验证系统还包括：

覆盖率统计器108，用于对所述驱动器102输出的所述中断输入信号和所述中断控制器1031输出的所述第一中断响应进行采样分析，统计对所述中断控制器1031进行功能验证的覆盖率。

综上所述，本发明实施例中，验证系统对中断控制器的中断处理功能验证具有较高的效率、较强的完备性和重用性，并且验证系统还可以同时兼顾应用于桥片的中断控制器以及通用多核处理器的中断控制器，使验证系统更具有通用性和可移植性。

实施例三

详细介绍本发明实施例提供的一种中断处理功能验证方法。

参照图4，示出了本发明实施例中的一种中断处理功能验证方法的步骤流程图，应用于实施例一至实施例二所述的中断处理功能验证系统，所述方法包括：

步骤201，生成中断数据，其中所述中断数据包含中断处理器的配置值或中断源。

本实施例中，由验证系统中的序列产生器101生成中断数据，中断数据包含中断处理器的配置值write_valid，write_addr，write_data或中断源ioint。序列产生器101可以根据设定好的成员变量约束，在较短的时间内随机生成大量的输入激励。

可选地，验证系统还可以包括定序器106，定序器106获取序列产生器101生成的中断数据，并将中断数据发送至驱动器102。发送中断数据时，可以按照中断数据生成的顺序进行发送。

步骤202，将所述中断数据转换为中断输入信号。

本实施例中，驱动器102接收到定序器106转发的中断数据后，首先判断中断数据是中断处理器的配置值有效还是中断源有效。例如，根据write_valid进行判断，write_valid为1则中断数据是中断处理器的配置值有效，write_valid为0则中断数据是中断源有效。

当中断数据是中断处理器的配置值有效时，中断数据转换中断输入信号后，中断输入信号是中断处理器的配置值，驱动器102将配置值write_valid，write_addr，write_data转换为conbus，发送至中断控制器103中的中断控制器1031和中断响应器1033。优选地，所述驱动器102与所述中断控制器1031采用专用通信接口105进行通信。通信信号包括：时钟信号(clk)、重置信号(reset)、中断源(ioint)、中断处理器的配置值(conbus)中至少一种。

当中断数据是中断源有效时，中断数据转换中断输入信号后，中断输入信号是中断源，驱动器102将中断源发送至中断控制器1031，同时将中断源发送至中断响应器1033。

步骤204，当所述中断输入信号为中断处理器的配置值时，配置所述中断处理器；当所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应和参考响应。

本实施例中，当中断输入信号为中断处理器103的配置值write_valid，write_addr，write_data时，配置中断处理器103。中断处理器103包括中断控制器1031、中断响应监测器1032、中断响应器1033。其中，中断控制器1031中设置有控制寄存器10311，中断响应器1033中包含中断控制器1031的参考模型。

优选地，当所述中断输入信号为中断处理器103的配置值时，分别配置所述中断处理器103中的中断控制器1031和所述中断控制器1031的参考模型。具体地，当中断控制器1031接收到的中断输入信号是中断处理器的配置值时，配置控制寄存器10311，设置每个中断源的中断方式以及每个中断源的分发模式。当中断响应器1033接收到的中断输入信号为中断处理器的配置值时，配置中断控制器1031的参考模型。

优选地，当所述中断输入信号为中断源时，所述中断控制器1031对所述中断源进行中断处理生成所述中断响应，所述中断控制器1031的参考模型对所述中断源进行中断处理生成所述参考响应。具体地，当中断控制器1031接收到的中断输入信号是中断源时，对中断源进行中断处理，生成中断响应。中断响应监测器1032监测中断控制器生成的中断响应，并将中断响应发送至计分板104。中断响应器1033在接收到的中断输入信号为中断源时，对中断源采用参考模型进行标准中断处理，生成参考响应，并将参考响应发送至计分板104。

步骤204，通过比较所述中断响应和所述参考响应，验证中断处理功能。

本实施例中，计分板104接收中断响应和参考响应后进行比较，根据比较结果判断中断控制器1031的中断处理是否正确，从而验证中断控制器1031的中断处理功能。具体地，中断响应与参考响应匹配，表明中断控制器1031的中断处理正确；中断响应与参考响应不匹配，表明中断控制器1031的中断处理不正确。

综上所述，本发明实施例中，将uvm验证平台应用于多核处理器的中断控制器的验证，实现了一个层次化的验证结构。使用systemverilog硬件描述语言搭建了序列产生器和具有四种分发模式的中断处理器，序列产生器可以在短时间内对待验证的中断处理器输入大量随机激励，中断处理器同时生成中断响应和参考响应，计分板通过将中断处理器的中断响应与参考响应对比完成对中断处理功能的验证。本发明实施例验证环境具有较高的效率，较强的完备性，自动化和重用性。

实施例四

详细介绍本发明实施例提供的一种中断处理功能验证方法。

参照图5，示出了本发明实施例中的一种中断处理功能验证方法的步骤流程图，应用于实施例二所述的中断处理功能验证系统，所述方法包括：

步骤301，生成第一总线协议数据，其中所述第一总线协议数据包含所述中断控制器的写地址通道和写数据通道的通道信息。

本实施例中，当中断控制器1031应用于桥片时，将中断响应通过axi(advancedextensibleinterface))总线输出。本实施例中的验证系统还包括总线协议通信接口(axireference)107和总线协议监测器(aximonitor)1034；总线协议监测器1034通过总线协议通信接口107连接中断控制器1031的写地址通道(aw通道)和写数据通道(w通道)。

中断响应器1033根据标准的中断响应生成第一总线协议数据，并将第一总线协议数据发送至计分板104。

步骤302，生成第二总线协议数据，其中所述第二总线协议数据包含所述写地址通道信息和写数据通道的通道信息。

本实施例中，中断控制器1031根据写地址通道和写数据通道输出的数据生成第二总线协议数据。

总线协议监测器1034监测中断控制器1031生成的第二总线协议数据，将第二总线协议数据发送至计分板104。

步骤303，通过比较所述第一总线协议数据和所述第二总线协议数据，验证中断响应输出总线。

本实施例中，计分板104接收第一总线协议数据和第二总线协议数据，并对第一总线协议数据和第二总线协议数据进行比较，根据比较结果判断中断响应输出总线是否正常，从而验证中断响应输出总线。具体地，第一总线协议数据和第二总线协议数据匹配，表明中断响应输出总线正常；第一总线协议数据和第二总线协议数据不匹配，表明中断响应输出总线异常。

本发明的一种优选实施例中，对所述中断输入信号和所述中断响应进行采样分析，统计对所述中断处理功能验证的覆盖率。

本实施例中，对于不同的中断源，不同的中断处理方式，以及不同的分发模式，可以验证中断控制器1031的多种中断处理功能。具体地，在功能覆盖组cov_group中使用断言assert定义功能覆盖点，通过采用统计覆盖点，从而计算功能验证的覆盖率。

综上所述，本发明实施例中，验证系统对中断控制器的中断处理功能验证具有较高的效率、较强的完备性和重用性。并且，并且验证系统还可以同时兼顾应用于桥片的中断控制器以及通用多核处理器的中断控制器，使验证系统更具有通用性和可移植性。

需要说明的是，对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明所必需的。

实施例五

详细介绍本发明实施例提供的一种可读存储介质。当所述存储介质中的程序由电子设备的处理器执行时，使得电子设备能够执行如实施例三至实施例四中一个或多个所述的中断处理功能验证方法。

本实施例中，一种非临时性计算机可读存储介质，当所述存储介质中的指令由终端的处理器执行时，使得终端能够执行一种启动应用程序的方法，所述方法包括：

生成中断数据，其中所述中断数据包含中断处理器的配置值或中断源；

将所述中断数据转换为中断输入信号；

当所述中断输入信号为中断处理器的配置值时，配置所述中断处理器；当所述中断输入信号为中断源时，对所述中断源进行中断处理生成中断响应和参考响应；

通过比较所述中断响应和所述参考响应，验证中断处理功能。

可选地，所述方法还包括：

当所述中断输入信号为中断处理器的配置值时，分别配置所述中断处理器中的中断控制器和所述中断控制器的参考模型；

当所述中断输入信号为中断源时，所述中断控制器对所述中断源进行中断处理生成所述中断响应，所述中断控制器的参考模型对所述中断源进行中断处理生成所述参考响应。

可选地，所述方法还包括：

生成第一总线协议数据，其中所述第一总线协议数据包含所述中断控制器的写地址通道和写数据通道的通道信息；

生成第二总线协议数据，其中所述第二总线协议数据包含所述写地址通道信息和写数据通道的通道信息；

通过比较所述第一总线协议数据和所述第二总线协议数据，验证中断响应输出总线。

可选地，所述验证方法还包括：

对所述中断输入信号和所述中断响应进行采样分析，统计中断处理功能验证的覆盖率。

综上所述，本发明实施例中，将uvm验证平台应用于多核处理器的中断控制器的验证，实现了一个层次化的验证结构。使用systemverilog硬件描述语言搭建了序列产生器和具有四种分发模式的中断处理器，序列产生器可以在短时间内对待验证的中断处理器输入大量随机激励，中断处理器同时生成中断响应和参考响应，计分板通过将中断处理器的中断响应与参考响应对比完成对中断处理功能的验证。本发明实施例验证环境具有较高的效率，较强的完备性，自动化和重用性。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域技术人员易于想到的是：上述各个实施例的任意组合应用都是可行的，故上述各个实施例之间的任意组合都是本发明的实施方案，但是由于篇幅限制，本说明书在此就不一一详述了。

在此提供的中断处理功能验证方案不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造具有本发明方案的系统所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

本发明的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(dsp)来实现根据本发明实施例的中断处理功能验证方案中的一些或者全部部件的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本发明的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。