一种实现先入先出队列的方法及装置与流程

本文涉及但不限于集成电路技术，尤指一种实现异步先入先出队列(fifo)的方法及装置。

背景技术：

异步fifo在专用集成电路(asic)设计中有着广泛的应用，主要解决短期读写带宽不匹配和跨时钟域的问题，用于缓存数据，将数据从一个时钟域传递到另外一个时钟域。在设计中使用寄存器(小容量)和双端口随机存取存储器(ram)来实现，在fifo存储的比特(bit)少时采用寄存器在面积上有优势，但当fifo存储bit大到一定程度后，用双端口ram来实现有面积优势。对于大容量的异步fifo，相关技术中采用双端口ram实现，图1为相关技术中实现大容量的异步fifo的电路组成示意图，如图1所示，采用双端口ram实现大容量的异步fifo的电路，其组成包括：写控制a、读控制c、双口ramb、二进制码转格雷码d和g、格雷码转二进制码f和i，和跨时钟域处理e和h；其中，读控制c和写控制a用于产生读写地址进行读写并产生空满信号提供给外围接口。处理过程包括：有数据输入时，写控制a根据当前fifo的状态更新写地址并将数据写入双口ramb；写地址通过二进制码转格雷码d、跨时钟域处理e和格雷码转二进制码f传到读控制c(包括：二进制码转格雷码d将写地址的二进制码转换为格雷码，然后通过跨时钟域处理e进行跨时钟域处理，在读时钟域又将通过格雷码转二进制码f格雷码转换为二进制码)，读控制c根据读写地址产生空信号提供给fifo读接口；同样，将输入的数据通过读控制c从双口ram中读出时，在读时钟域将读地址由二进制码转换为格雷码，并进行跨时钟域的处理传递到写时钟域；，在写时钟域将读地址由格雷码转换为二进制码，以产生满标志信号。

上述fifo是一个异步fifo，由于需要同时进行读写和跨时钟域处理，采用相关技术无法使用面积有优势的单口ram实现，因此使用了双端口ram。双端口ram使大容量异步fifo面积较大。

技术实现要素：

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本发明实施例提供一种实现异步fifo的方法及装置，能够降低大容量异步fifo的面积。

本发明实施例提供了一种实现异步fifo的方法，包括：

确定数据的读时钟频率和写时钟频率的大小；

根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

可选的，所述异步fifo为大容量异步fifo，所述对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理包括：

当所述读时钟频率大于或等于所述写时钟频率时，对所述大容量异步fifo进行跨时钟域fifo处理；对跨时钟域fifo处理后获得的数据进行大容量同步缓存处理；

当所述读时钟频率小于所述写时钟频率时，对所述大容量异步fifo进行大容量同步缓存处理，对大容量同步缓存处理后获得的数据进行跨时钟域fifo处理。

可选的，所述进行大容量的同步缓存包括：

在双倍数据位宽的单口随机存取存储器ram和预设深度的同步fifo中，根据数据缓存量进行数据缓存。

可选的，所述进行大容量的同步缓存处理包括：

在所述同步fifo未满时，将数据写入到所述同步fifo中；

在所述同步fifo写满后，对数据进行一拍缓存，在一拍缓存后仍有数据输入时，将输入的数据存储到单口ram中；

在所述同步fifo中的数据被读出时，以1个周期写两个数据的吞吐速率将数据从所述单口ram中读取并写入到所述同步fifo中；

在无数据输入，而输出端需要读取数据时，以1个周期写两个数据的吞吐量将数据从所述单口ram中读取并写入到所述同步fifo中；

在所述单口ram中的数据被读取完毕，所述同步fifo中的数据深度出现不满时，若有数据输入，将输入的数据写入到所述同步fifo中。

另一方面，本发明实施例还提供一种实现异步fifo的装置，包括：

确定单元和处理单元；其中，

确定单元用于：确定数据的读时钟频率和写时钟频率的大小；

处理单元用于：根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

可选的，所述异步fifo为大容量异步fifo，所述处理单元具体用于：

当所述读时钟频率大于或等于所述写时钟频率时，对所述大容量异步fifo进行跨时钟域fifo处理；对跨时钟域fifo处理后获得的数据进行大容量同步缓存处理；

当所述读时钟频率小于所述写时钟频率时，对所述大容量异步fifo进行大容量同步缓存处理，对大容量同步缓存处理后获得的数据进行跨时钟域fifo处理。

可选的，所述处理单元用于进行大容量同步缓存处理包括：

在双倍数据位宽的单口随机存取存储器ram和预设深度的同步fifo中，根据数据缓存量进行数据缓存。可选的，所述处理单元用于进行大容量的同步缓存处理包括：

在预设深度的同步fifo未满时，将数据写入到所述同步fifo中；

在所述同步fifo写满后，对数据进行一拍缓存，在一拍缓存后仍有数据输入时，将输入的数据存储到单口ram中；

在所述同步fifo中的数据被读出时，以1个周期写两个数据的吞吐速率将数据从所述单口ram中读取并写入到所述同步fifo中；

在无数据输入，而输出端需要读取数据时，以1个周期写两个数据的吞吐量将数据从所述单口ram中读取并写入到所述同步fifo中；

在所述单口ram中的数据被读取完毕，所述同步fifo中的数据深度出现不满时，若有数据输入，将输入的数据写入到所述同步fifo中。

本发明实施例还提供一种计算机存储介质，计算机存储介质中存储有计算机可执行指令，计算机可执行指令用于执行上述实现fifo的方法。

本发明实施例还提供一种终端，包括：存储器和处理器；其中，

处理器被配置为执行存储器中的程序指令；

程序指令在处理器读取执行以下操作：

确定数据的读时钟频率和写时钟频率的大小；

根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

与相关技术相比，本申请技术方案包括：确定数据的读时钟频率和写时钟频率的大小；根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。本发明实施例降低了大容量异步fifo设计的面积。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为相关技术中实现大容量的异步fifo的电路组成示意图；

图2为本发明实施例实现异步fifo的方法的流程图；

图3为本发明实施例实现异步fifo的装置的结构框图；

图4为第一应用示例处理单元的结构框图；

图5为第二应用示例处理单元的结构框图；

图6为第三应用示例处理单元的结构框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图2为本发明实施例实现异步fifo的方法的流程图，如图2所示，包括：

步骤200、确定数据的读时钟频率和写时钟频率的大小；需要说明的是，读时钟频率和写时钟频率可以采用相关技术中已有的方法获得。

步骤201、根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

需要说明的是，本发明实施例可以由技术人员判断读时钟频率和写时钟频率的大小后，通过预先设置的一个接口，选择如何实现对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

可选的，本发明实施例异步fifo为大容量异步fifo，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理包括：

当所述读时钟频率大于或等于所述写时钟频率时，对所述大容量异步fifo进行跨时钟域fifo处理；对跨时钟域fifo处理后获得的数据进行大容量同步缓存处理；

当所述读时钟频率小于所述写时钟频率时，对所述大容量异步fifo进行大容量同步缓存处理，对大容量同步缓存处理后获得的数据进行跨时钟域fifo处理。

通过上述预先设置的接口可以接收用户选择读时钟频率大于或等于写时钟频率时，进行异步fifo的处理方法；和用户选择读时钟频率小于写时钟频率时，进行异步fifo的处理方法。

其中，本发明实施例跨时钟域fifo处理可以通过寄存器堆来实现，而大容量同步缓存处理可以通过双倍数据带宽的单口ram采用时分复用来实现。

需要说明的是，跨时钟域fifo处理的实现可以采用相关技术中已有的实现方法实现。本发明实施例跨时钟域fifo可以通过寄存器堆实现；跨时钟域fifo具体可以包括：数据输入时，通过写控制将数据写入寄存器堆，并将写地址进行格雷码转换；将转换获得的格雷码进行跨时钟域处理后进行格雷码转二进制码的处理；读控制根据跨时钟域后格雷码变化得到的写地址和当前的读地址产生空信号，如果寄存器堆非空，将输入的数据从寄存器堆中读出；将输入的数据从所述寄存器堆中读出时，在读时钟域将读地址由二进制码转换为格雷码，并进行跨时钟域处理传递到写时钟域，在写时钟域将读地址由格雷码转换为二进制码，以产生满标志信号。这里，寄存器堆的深度可以由本领域技术人员分析确定，一般的可以设计为深度为16，根据实际应用场景，也可以设计为8。

可选的，本发明实施例进行大容量的同步缓存包括：

在双倍数据位宽的单口随机存取存储器ram和预设深度的同步fifo中，根据数据缓存量进行数据缓存。

需要说明的是，本发明实施例可以设置单口ram和同步fifo相应的数据传输通道，例如、第一通道和第二通道，通过设置的切换通道切换电路实现第一通道和第二通道的切换；大容量可以由本领域技术人员根据fifo的应用场景进行分析确定。

本发明实施例，大容量同步缓存根据数据缓存量动态切换存储位置，并分时复用双倍数据位宽的单口ram来实现大容量的数据同步缓存。

可选的，本发明实施例处理单元用于进行大容量的同步缓存处理包括：

在预设深度的同步fifo未满时，将数据写入到所述同步fifo中；

在所述同步fifo写满后，对数据进行一拍缓存，在一拍缓存后仍有数据输入时，将输入的数据存储到单口ram中；

在所述同步fifo中的数据被读出时，以1个周期写两个数据的吞吐速率将数据从所述单口ram中读取并写入到所述同步fifo中；

在无数据输入，而输出端需要读取数据时，以1个周期写两个数据的吞吐量将数据从所述单口ram中读取并写入到所述同步fifo中；

在所述单口ram中的数据被读取完毕，所述同步fifo中的数据深度出现不满时，若有数据输入，将输入的数据写入到所述同步fifo中。

与相关技术相比，本申请技术方案包括：确定数据的读时钟频率和写时钟频率的大小；根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。本发明实施例降低了大容量异步fifo设计的面积；进一步的，降低大容量异步fifo设计的面积时，降低了芯片的设计成本。

本发明实施例，将异步fifo分割为跨时钟域处理部分和大容量同步缓存部分，跨时钟域处理部分采用寄存器堆来实现，而大容量同步缓存部分采用两倍数据位宽的单口ram分时复用来实现，本发明实施例根据读写时钟快慢决定先做跨时钟域处理再进行大容量同步缓存，还是先进行大容量同步缓存再做跨时钟域处理。本发明实施例降低了大容量异步fifo设计的面积，降低芯片成本。

图3为本发明实施例实现异步fifo的装置的结构框图，包括：确定单元和处理单元；其中，

确定单元用于：确定数据的读时钟频率和写时钟频率的大小；

处理单元用于：根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

可选的，本发明实施例

所述异步fifo为大容量异步fifo，所述处理单元具体用于：

当所述读时钟频率大于或等于所述写时钟频率时，对所述大容量异步fifo进行跨时钟域fifo处理；对跨时钟域fifo处理后获得的数据进行大容量同步缓存处理；

当所述读时钟频率小于所述写时钟频率时，对所述大容量异步fifo进行大容量同步缓存处理，对大容量同步缓存处理后获得的数据进行跨时钟域fifo处理。

其中，本发明实施例跨时钟域处理用寄存器堆来实现，而大容量同步缓存用双倍数据带宽的单口ram时分复用来实现。

可选的，本发明实施例处理单元用于进行大容量的同步缓存处理包括：

在双倍数据位宽的单口随机存取存储器ram和预设深度的同步fifo中，根据数据缓存量进行数据缓存。可选的，处理单元用于进行大容量的同步缓存处理包括：

在预设深度的同步fifo未满时，将数据写入到所述同步fifo中；

在所述同步fifo写满后，对数据进行一拍缓存，在一拍缓存后仍有数据输入时，将输入的数据存储到单口ram中；

在所述同步fifo中的数据被读出时，以1个周期写两个数据的吞吐速率将数据从所述单口ram中读取并写入到所述同步fifo中；

在无数据输入，而输出端需要读取数据时，以1个周期写两个数据的吞吐量将数据从所述单口ram中读取并写入到所述同步fifo中；

在所述单口ram中的数据被读取完毕，所述同步fifo中的数据深度出现不满时，若有数据输入，将输入的数据写入到所述同步fifo中。

与相关技术相比，本申请技术方案包括：确定数据的读时钟频率和写时钟频率的大小；根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。本发明实施例降低了大容量异步fifo设计的面积；进一步的，降低大容量异步fifo设计的面积时，降低了芯片的设计成本。

本发明实施例，将异步fifo分割为跨时钟域处理部分和大容量同步缓存部分，跨时钟域处理部分采用寄存器堆来实现，而大容量同步缓存部分采用两倍数据位宽的单口ram分时复用来实现，本发明实施例根据读写时钟快慢决定先做跨时钟域处理再进行大容量同步缓存，还是先进行大容量同步缓存再做跨时钟域处理。本发明实施例降低了大容量异步fifo设计的面积，降低芯片成本。

本发明实施例还提供一种计算机存储介质，计算机存储介质中存储有计算机可执行指令，计算机可执行指令用于执行上述实现fifo的方法。

本发明实施例还提供一种终端，包括：存储器和处理器；其中，

处理器被配置为执行存储器中的程序指令；

程序指令在处理器读取执行以下操作：

确定数据的读时钟频率和写时钟频率的大小；

根据读时钟频率和写时钟频率的大小，对异步fifo进行跨时钟域fifo处理和大容量同步缓存处理。

以下通过应用示例对本发明实施例的方法进行清楚详细的说明，应用示例仅用于陈述本发明，并不用于限定本发明的保护范围。

应用示例1

本发明实施例，异步fifo根据读时钟频率和写时钟频率的大小而设计的两种架构；应用示例1对读时钟频率大于或等于写时钟频率的异步fifo的架构进行说明；

当读时钟频率大于或等于写时钟频率时，本发明应用示例装置由确定单元和处理单元组成；其中，

处理单元用于，对大容量异步fifo首先通过进行跨时钟域fifo处理；将通过跨时钟域fifo处理后的数据进行大容量的同步缓存处理；

由于读时钟快，写时钟慢，数据先通过跨时钟fifo，然后存储到大容量同步缓存中供读时钟进行读取。

本应用示例处理单元可以设计为包括跨时钟域fifo模块和大容量同步缓存模块；图4为第一应用示例处理单元的结构框图，如图4所示，其中，

跨时钟域处理模块包括：第一子模块、寄存器堆、第二子模块、第三子模块、第四子模块、第五子模块、第六子模块、第七子模块和第八子模块；其中，

第一子模块用于：根据当前写地址和第二子模块(读控制)传输过来的格雷码恢复出来的读地址，产生满标志；在寄存器堆未满的情况下，将fifo输入的数据写到寄存器堆中；

寄存器堆：用来存放第一子模块写入的数据并供第二子模块读取，本应用示例设计寄存器堆的深度为16，以实现跨时钟域和及时的数据读取；这里，寄存器堆的深度可以由本领域技术人员分析确定，可以是更小，例如，可以设计寄存器堆的深度为8；

第二子模块用于：根据当前读地址和第一子模块在写控制时传输过来的格雷码恢复出来的写地址产生空标志；在寄存器堆未空时，将寄存器堆中的数据读出；

第三子模块用于：在写时钟域将二进制码转换为格雷码，以进行跨时钟域的处理；

第四子模块用于：进行跨时钟域处理，以消除由读写时钟异步引起的写地址格雷码传到读时钟域时引起的亚稳态问题；

第五子模块用于：在读时钟域将写地址的格雷码转换为二进制码提供给第三模块，以产生空标志信号；

第六子模块用于：在读时钟域将二进制码转换为格雷码，以进行跨时钟域的处理；

第七子模块用于：进行跨时钟域处理，以消除由读写时钟异步引起的读地址格雷码传递到写时钟域引起的亚稳态问题；

第八子模块用于：在写时钟域将读地址的格雷码转换为二进制码提供给第一子模块，以产生满标志信号。

大容量同步缓存模块用于：将经跨时钟域fifo的数据存储在大容量缓存中供后续模块进行读取；大容量同步缓存模块包括：

第九子模块用于：缓存一拍的数据，并根据通道选择确定是否合并双位宽的数据；

第十子模块用于：将双位宽(双倍数据位宽)的数据写到单口ram中，两个周期产生一个写信号；本发明实施例根据大容量同步缓存模块内部实际存储数据量动态选择将数据写入到单口ram，还是预设深度的同步fifo；假设：同步fifo为深度为4的fifo，通过第一通道写入；单口ram通过第二通道写入；上电复位后，默认第一通道；当深度为4的fifo写满后续还有数据进来，切换到第二通道，后续数据将写到单口ram中，根据深度为4的fifo的未满情况，单口ram中的数据又会被读出并写到深度为4的fifo中以供后续模块进行读取。当单口深度为4的fifo中的数据被读空后，数据通路将从第二通道切换到第一通道。

第十一子模块用于：对单口ram进行读写仲裁控制；由于单口ram同一时间只能进行读或写，读写仲裁利用双位宽换取时间，避开读写冲突；读写仲裁可以由本领域技术人员根据大容量异步fifo的应用场景进行分析确定。

第十二子模块用于：读单口ram的数据，将读取的数据写入到fifo中，实现一个周期写两个数据；本应用示例第十二子模块用于实现读单口ram和写内部fifo控制；考虑到面积，可以设计fifo的深度为4。

第十三子模块用于：将输入的数据写到fifo中；第十三子模块为直接读写通道，即上述示例中的第一通道；

第十四子模块用于：根据当前fifo中的数据存储情况、写入和读取的数据情况；即对上述示例中的第一通道和第二通道进行切换选择；；

fifo，深度为4的fifo，本应用示例采用寄存器实现，本应用示例fifo可设置为：同时进行2写1读，以实现快速切换和保证数据无突发和间断；本应用示例双位宽的单口ram，用于采用时间片读写数据，以位宽换取时间。

本应用示例以单口ram实现大容量异步fifo，相比于相关技术中的双端口ram能明显减少面积，以800x128的fifo为例，如果采用双端口ram，那么ram面积为77786平方微米(um^2)，如果采用本应用示例，那么可以用400x256的单端口ram来实现，单口面积为22825um^2，能节约70.67％的面积，考虑到新增加的外部逻辑的面积(7025um^2)，则仍能够节省61.62％的面积。外部逻辑及面积数据与实现工艺相关。

应用示例1通过先进行跨时钟域fifo处理，后进行大容量同步缓存的处理顺序，实现了大容量异步fifo。降低了芯片的面积。

以下以寄存器堆深度为16、fifo深度为4，对应用示例1进行异步fifo过程进行说明，包括：

系统复位完成后，整个fifo处于空状态，当有数据输入时，写控制将输入的数据写入到深度为16的寄存器堆；写控制将输入数据写入寄存器堆时，将写地址转换为格雷码并传送到读时钟域，经跨时钟域的处理消除亚稳态后在读时钟域转换回二进制码；读控制根据写地址和当前的读地址产生空信号，如果寄存器堆非空，将数据从寄存器堆读出，并写到大容量同步缓存模块。；

读控制读出跨时钟域fifo数据同时将读地址由二进制码转换为格雷码，并传递至写时钟域，在写时钟域将读地址的格雷码转换为二进制码，以产生满标志信号。

当数据刚开始写到大容量缓存模块时，大容量缓存模块工作在第一通道，

输入数据经第一通道存储到深度为4的fifo中，此时读端口也有可能有数据读取，在深度为4的fifo未满的情况下大容量同步缓存一直工作在第一通道上；

当深度为4的fifo满后，数据会存在1拍数据缓存上，此时如果还有数据输入，将数据切换到第二通道，此时数据将被存储到单口ram中，一旦深度为4的fifo有存储空间，数据将从单口ram中读出并以1个周期写两个数据吞吐量写到深度为4的fifo中，此时大容量同步缓存模块输入输出都有数据，整个fifo将保持当前状态一直工作下去。

当大容量同步缓存模块输入端无数据，而输出端还在取数据时，单口ram中的数据以1个周期写2个数据的吞吐量搬运到深度为4的fifo中。

当单口ram中的数据读完后，此时深度为4的fifo中的数据深度为3，此时，切换回第一通道，后续如果有数据会经第一通道写到深度为4的fifo中，以保证深度为4的fifo在未读空的情况下数据进入到其中供读端口读取。

通过以上配合，保证读端口的行为和相关技术中的异步fifo一致。

应用示例2

本应用示例处理单元较第一应用示例进行了调整，图5为第二应用示例处理单元的结构框图，如图5所示，数据先存储到大容量同步缓存模块中，然后再过跨时钟域fifo，此架构应用于写时钟频率大于读时钟频率的情况；

复位完成后，大容量同步缓存模块开始接收到输入时，输入数据经第一通道存储到深度为4的fifo中，此时也有可能有输入读取，在fifo未满的情况下一直工作在第一通道；

当深度为4的fifo满后，数据会存在1拍数据缓存上，此时如果还有数据输入，将数据切换到第二通道，此时数据将被存储到单口ram中，一旦深度为4的fifo有存储空间，数据将从单口ram中读出并以1个周期写两个数据吞吐量写到深度为4的fifo中，此时同步缓存输入输出都有数据，整个fifo将保持当前状态一直工作下去。

当大容量同步缓存模块输入端无数据，而输出端还在取数据时，单口ram中的数据以1个周期写2个数据的吞吐量搬运到深度为4的fifo中。

当单口ram中的数据读完后，此时深度为4的fifo中的数据深度为3，此时，将通道切换回第一通道，后续如果有数据会经第一通道写到深度为4的fifo中，以保证深度为4的fifo在未读空的情况下数据进入到其中供读端口读取。

一旦同步缓存中深度为4的fifo有数据，数据会被读出并传输到跨时钟域fifo中，跨时钟域fifo的深度为16，写进去的数据会根据异步fifo的读信号读出。

若跨时钟域fifo无读操作时，数据会首先填满跨时钟域fifo，然后反压同步缓存，数据存到同步缓存中一直到同步缓存写满，此时产生整个异步fifo的满信号。

通过大容量同步缓存和跨时钟域fifo的配合，实现了大容量的异步fifo。

应用示例3

图6为第三应用示例处理单元的结构框图，如图6所示，本应用示例应用于读时钟频率和写时钟频率大小不确定场景，在某类应用中是读时钟快，而另外一些应用是写时钟快，但芯片应用确定后，读写时钟关系也就确定了，应用中可以通过模式信号选择确定先通过跨时钟域fifo模块还是先通过大容量同步缓存模块。模式选择信号也可以确定大容量缓存工作在读时钟域还是写时钟域。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件(例如处理器)完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的每个模块/单元可以采用硬件的形式实现，例如通过集成电路来实现其相应功能，也可以采用软件功能模块的形式实现，例如通过处理器执行存储于存储器中的程序/指令来实现其相应功能。本发明不限制于任何特定形式的硬件和软件的结合。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。