一种分布式存储区块访问电路的制作方法

本发明涉及集成电路设计领域，特别是涉及一种分布式存储区块访问电路。

背景技术：

嵌入式非易失存储器(eflashmemory)通过存储程序代码和用户数据，以其停电还可保存数据的特性而成为嵌入式存储器中不可或缺的重要组成部分。

而存储单元是eflash(embeddedflash，嵌入式闪存)ip(intellectualproperty知识产权)工作的核心，数据存储的位置，需要与其他控制模块一起进行擦写、存储数据操作。存储单元分为normalmemory(nm)和supervisorymemory(sm)这两种，nm是用存储客户数据/代码，可进行重复擦写、存储，sm是存储客户信息及产品信息，不需要重复擦写，只写一次。

随着eflaship容量的增大，需要综合考虑eflaship性能，包括面积、速度、版图均匀性分布等，因此设计一个均匀分布存储单元及简单访问电路具有十分重要的现实意义。

传统存储单元及地址访问电路大多采用如图1所示的方式。如图1所示，大容量存储单元nm采用分布式bank的结构，目的是为了提高eflaship的读出速度；sm只存储客户及产品信息，因其容量小、只写一次，不需要采用分布式结构。其中bankaddress(ba)是用于选择bank的信号，rowaddress(ra)是行地址选择信号，supervisorymemoryselectaddress(axa)是用于选择sm的信号。当axa＝0，ba和ra信号一起作用，nm行选择电路(即访问电路)开始译码；当axa＝1，ra信号选择sm行地址。这种方法的优点在于客户读写产品信息(即sm存储单元)，无需进行bank选择操作，ra信号可直接选中sm中的行地址，但由于存储单元sm容量与bank容量之间存在差异，使得电路分布不均匀，这会影响不同bank之间的读写操作会存在差异，从而降低产品的成品率。

综上所述，传统存储区块的访问电路会影响eflaship的均匀性，从而降低其性能。

技术实现要素：

为克服上述现有技术存在的不足，本发明之目的在于提供一种分布式存储区块访问电路，可在保证电路分布的均匀性的同时，方便客户对ip的使用。

为达上述及其它目的，本发明提出一种分布式存储区块访问电路，所述电路对小容量存储单元sm采用分布式结构，根据主存储单元nm存储单元存储区块的个数n，将小容量存储单元sm划分为n区块，利用小容量存储单元sm行选择电路消除与区块选择信号ba的相关性，根据小容量存储单元sm不同的区块，定制不同区块的行地址选择电路，使得在小容量存储单元和主存储单元选择信号axa有效时，行地址选择信号ra直接选中小容量存储单元sm中的行地址。

进一步地，所述电路包括：

小容量存储单元sm行选择电路，用于在小容量存储单元和主存储单元选择信号axa的控制下将行地址直接译码为小容量存储单元sm各区块的小容量存储单元行选择信号；

主存储单元nm区块选择电路，用于将区块选择信号ba转化为主存储单元nm区块选择信号；

主存储单元nm行选择电路，用于在小容量存储单元和主存储单元选择信号axa及区块选择信号ba的控制下将行地址ra译码为主存储单元nm各区块的行选择信号；

主存储单元区块，包括多个子区块，用于存储可擦写数据；

小容量存储单元，用于存放只写一次的客户及产品信息。

进一步地，所述区块选择信号ba连接至所述主存储单元nm区块选择电路的输入端，所述主存储单元nm区块选择电路输出区块选择信号连接至所述主存储单元区块的各子区块，行地址ra连接至所述小容量存储单元sm行选择电路和主存储单元nm行选择电路的输入端，小容量存储单元和主存储单元选择信号axa分别连接至所述小容量存储单元sm行选择电路和主存储单元行选择电路的控制输入端，所述主存储单元nm行选择电路输出的主存储单元行选择信号分别连接至所述主存储单元区块的各子区块的行选择控制输入端，所述小容量存储单元sm行选择电路输出的小容量存储单元行选择信号分别连接至小容量存储单元sm的各子区块的行选择控制输入端。

进一步地，所述小容量存储单元sm行选择电路包括：

小容量存储单元sm地址预处理电路，用于将行地址ra进行预处理得到行地址同相信号和行地址反相信号；

小容量存储单元各区块行选择电路，用于将行地址同相信号rad和行地址反相信号rab译码为小容量存储单元相应区块的小容量存储单元行选择信号。

进一步地，所述小容量存储单元sm地址预处理电路由多个反相器实现。

进一步地，所述小容量存储单元各区块行选择电路通过多个三输入与非门和相应的反相器实现。

进一步地，所述小容量存储单元sm行选择电路包括：

小容量存储单元sm地址预处理电路，用于将行地址ra<4:0>进行预处理得到行地址同相信号rad<4:0>和行地址反相信号rab<4:0>；

小容量存储单元第一区块sm0行选择电路，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第一区块sm0的小容量存储单元行选择信号sm_out<5:0>；

小容量存储单元第二区块sm1行选择电路，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第二区块sm1的小容量存储单元行选择信号sm_out<11:6>；

小容量存储单元第三区块sm2行选择电路，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第三区块sm2的小容量存储单元行选择信号sm_out<17:12>；

小容量存储单元第四区块sm3行选择电路，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第四区块sm3的小容量存储单元行选择信号sm_out<23:18>。

进一步地，所述小容量存储单元sm地址预处理电路包括反相器int<4,0>～int<4,9>，行地址ra<4:i>连接至反相器int<4:2i>的输入端，反相器int<4:2i>的输出端连接至反相器int<4:2i+1>的输入端，i＝0,1,……,4。

进一步地，所述小容量存储单元第一区块sm0行选择电路包括三输入与非门nand<0,0>～nand<0,7>和反相器int<0,0>～int<0,7>，所述容量存储单元第二区块sm1行选择电路包括三输入与非门nand<1,0>～nand<1,7>和反相器int<1,0>～int<1,7>，小容量存储单元第三区块sm2行选择电路把包括三输入与非门nand<2,0>～nand<2,7>和反相器int<2,0>～int<2,7>，所述小容量存储单元第四区块sm3行选择电路包括三输入与非门nand<3,0>～nand<3,7>和反相器int<3,0>～int<3,7>。

进一步地，当所述小容量存储单元和主存储单元选择信号axa为“1”有效时，各sm行选择电路开始启动，所述行地址ra<4:0>地址分为两级译码，第一级译码ra<4:2>译码，对应子区块sm0～sm3译码出六种状态；接着第二级译码ra<1:0>，对应子区块sm0～sm3译码出四种状态，总共译码出sm_out<23:0>行。

与现有技术相比，本发明一种分布式存储区块访问电路通过将小容量存储单元sm的设计同样采用分布式区块(bank)的结构，同时为了方便客户读写产品信息，减少区块(bank)选择操作，根据客户需求，定制相关的sm访问电路，使得在小容量存储单元和主存储单元选择信号axa有效时，行地址选择信号ra可直接选中sm中的行地址，不仅保证了电路分布的均匀性，还方便了客户对ip的使用。

附图说明

图1为传统存储单元及地址访问电路的示意图；

图2为本发明一种分布式存储区块访问电路的电路结构图；

图3为本发明具体实施例中小容量存储单元sm行选择电路的电路结构图；

图4为本发明具体实施例中小容量存储单元行地址预处理电路的电路结构图；

图5为本发明具体实施例中小容量存储单元第一区块sm0行选择电路的电路结构图；

图6为本发明具体实施例中小容量存储单元第二区块sm1行选择电路的电路结构图；

图7为本发明具体实施例中小容量存储单元第三区块sm2行选择电路的电路结构图；

图8为本发明具体实施例中小容量存储单元第四区块sm3行选择电路的电路结构图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

为了提高ip的性能及客户使用的便利性，本发明对小容量存储单元sm同样采用分布式结构，根据主存储单元(nm存储单元)存储区块的个数n，将小容量存储单元sm划分为n区块，利用小容量存储单元sm行选择电路消除与区块选择信号ba的相关性，根据小容量存储单元sm不同的区块，定制不同区块的行地址选择电路，使得在小容量存储单元和主存储单元选择信号axa(supervisorymemoryselectaddress)有效时，行地址选择信号ra号直接选中小容量存储单元sm中的行地址。

图2为本发明一种分布式存储区块访问电路的一个具体实施例的电路结构图。在本发明具体实施例中，主存储单元nm与小容量存储单元sm都划分为四个区块，但本发明不以此为限，如图2所示，该一种分布式存储区块访问电路，包括：小容量存储单元sm行选择电路10、主存储单元nm区块选择电路20、主存储单元nm行选择电路30、主存储单元区块区块40以及小容量存储单元区块50。

其中，小容量存储单元sm行选择电路10由小容量存储单元sm地址预处理电路110、小容量存储单元第一区块sm0行选择电路120、小容量存储单元第二区块sm1行选择电路130、小容量存储单元第三区块sm2行选择电路140和小容量存储单元第四区块sm3行选择电路150组成，用于在小容量存储单元和主存储单元选择信号axa的控制下将行地址ra<4:0>直接译码为小容量存储单元sm各区块的小容量存储单元行选择信号sm_out<23:0>；主存储单元nm区块选择电路20，用于将区块地址ba<1:0>转化为主存储单元nm区块选择信号；主存储单元nm行选择电路30，用于在小容量存储单元和主存储单元选择信号axa的控制下将行地址ra<4:0>译码为主存储单元nm各区块的行选择信号；主存储单元区块40由多个子区块nm0、nm1、nm2、nm3组成，用于存储可擦写数据；小容量存储单元50由多个子区块sm0、sm1、sm2、sm3组成，用于存放只写一次的客户及产品信息。

图3为本发明具体实施例中小容量存储单元sm行选择电路的电路结构图，图4为本发明具体实施例中小容量存储单元行地址预处理电路的电路结构图，图5为本发明具体实施例中小容量存储单元第一区块sm0行选择电路的电路结构图，图6为本发明具体实施例中小容量存储单元第二区块sm1行选择电路的电路结构图，图7为本发明具体实施例中小容量存储单元第三区块sm2行选择电路的电路结构图，图8为本发明具体实施例中小容量存储单元第四区块sm3行选择电路的电路结构图。具体地，容量存储单元sm地址预处理电路110由反相器int<4,0>～int<4,9>组成，用于将行地址ra<4:0>进行预处理得到行地址同相信号rad<4:0>和行地址反相信号rab<4:0>；小容量存储单元第一区块sm0行选择电路120由三输入与非门nand<0,0>～nand<0,7>和反相器int<0,0>～int<0,7>组成，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第一区块sm0的小容量存储单元行选择信号sm_out<5:0>；小容量存储单元第二区块sm1行选择电路130由三输入与非门nand<1,0>～nand<1,7>和反相器int<1,0>～int<1,7>组成，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第二区块sm1的小容量存储单元行选择信号sm_out<11:6>；小容量存储单元第三区块sm2行选择电路140由三输入与非门nand<2,0>～nand<2,7>和反相器int<2,0>～int<2,7>组成，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第三区块sm2的小容量存储单元行选择信号sm_out<17:12>；小容量存储单元第四区块sm3行选择电路150由三输入与非门nand<3,0>～nand<3,7>和反相器int<3,0>～int<3,7>组成，用于将行地址同相信号rad<4:0>和行地址反相信号rab<4:0>译码为小容量存储单元第四区块sm3的小容量存储单元行选择信号sm_out<23:18>。

区块地址ba<1:0>连接至主存储单元nm区块选择电路20的输入端，主存储单元nm区块选择电路20输出区块选择信号连接至主存储单元nm的各子区块，行地址ra<4:0>连接至小容量存储单元sm行选择电路10和主存储单元nm行选择电路30的输入端，小容量存储单元和主存储单元选择信号axa分别连接至小容量存储单元sm行选择电路10和主存储单元nm行选择电路30的控制输入端，主存储单元nm行选择电路30输出的主存储单元行选择信号分别连接至主存储单元nm的各子区块的行选择控制输入端，小容量存储单元sm行选择电路10输出的小容量存储单元行选择信号sm_out<23:0>分别连接至小容量存储单元sm的各子区块的行选择控制输入端。

具体地，行地址ra<4:i>连接至反相器int<4:2i>的输入端，反相器int<4:2i>的输出端连接至反相器int<4:2i+1>的输入端，i＝0,1,……,4。

行地址反相信号rab<4>、rab<3>和行地址反相信号rab<2>连接至三输入与非门nand<0,0>的输入端，三输入与非门nand<0,0>的输出端连接至反相器int<0,0>的输入端，反相器int<0,0>的输出端sm_ra<0,0>连接至三输入与非门nand<0,2>、nand<0,3>、nand<0,4>、nand<0,5>的一输入端；行地址反相信号rab<4>、rab<3>和行地址同相信号rad<2>连接至三输入与非门nand<0,1>的输入端，三输入与非门nand<0,1>的输出端连接至反相器int<0,1>的输入端，反相器int<0,1>的输出端sm_ra<0,1>连接至三输入与非门nand<0,6>、nand<0,7>的一输入端；行地址反相信号rab<1>和行地址反相信号rab<0>连接至三输入与非门nand<0,2>的第二和第三输入端，三输入与非门nand<0,2>的输出端连接至反相器int<0,2>的输入端，反相器int<0,2>的输出即小容量存储单元行选择信号sm_out<0>；行地址反相信号rab<1>和行地址同相信号rad<0>连接至三输入与非门nand<0,3>的第二和第三输入端，三输入与非门nand<0,3>的输出端连接至反相器int<0,3>的输入端，反相器int<0,3>的输出即小容量存储单元行选择信号sm_out<1>；行地址同相信号rad<1>和行地址反相信号rab<0>连接至三输入与非门nand<0,4>的第二和第三输入端，三输入与非门nand<0,4>的输出端连接至反相器int<0,4>的输入端，反相器int<0,4>的输出即小容量存储单元行选择信号sm_out<2>；行地址同相信号rad<1>和行地址同相信号rad<0>连接至三输入与非门nand<0,4>的第二和第三输入端，三输入与非门nand<0,4>的输出端连接至反相器int<0,4>的输入端，反相器int<0,4>的输出即小容量存储单元行选择信号sm_out<3>；行地址反相信号rab<1>和行地址反相信号rab<0>连接至三输入与非门nand<0,5>的第二和第三输入端，三输入与非门nand<0,5>的输出端连接至反相器int<0,5>的输入端，反相器int<0,5>的输出即小容量存储单元行选择信号sm_out<4>；行地址反相信号rab<1>和行地址同相信号rad<0>连接至三输入与非门nand<0,6>的第二和第三输入端，三输入与非门nand<0,6>的输出端连接至反相器int<0,6>的输入端，反相器int<0,6>的输出即小容量存储单元行选择信号sm_out<5>。

行地址反相信号rab<4>、rab<3>和行地址同相信号rad<2>连接至三输入与非门nand<1,0>的输入端，三输入与非门nand<1,0>的输出端连接至反相器int<1,0>的输入端，反相器int<1,0>的输出端sm_ra<1,0>连接至三输入与非门nand<1,2>、nand<1,3>的一输入端；行地址反相信号rab<4>、行地址同相信号rad<3>和行地址反相信号rab<2>连接至三输入与非门nand<1,1>的输入端，三输入与非门nand<1,1>的输出端连接至反相器int<1,1>的输入端，反相器int<1,1>的输出端sm_ra<1,1>连接至三输入与非门nand<1,4>、nand<1,5>、nand<1,6>、nand<1,7>的一输入端；行地址同相信号rad<1>和行地址反相信号rab<0>连接至三输入与非门nand<1,2>的第二和第三输入端，三输入与非门nand<1,2>的输出端连接至反相器int<1,2>的输入端，反相器int<1,2>的输出即小容量存储单元行选择信号sm_out<6>；行地址同相信号rad<1>和行地址同相信号rad<0>连接至三输入与非门nand<1,3>的第二和第三输入端，三输入与非门nand<1,3>的输出端连接至反相器int<1,3>的输入端，反相器int<1,3>的输出即小容量存储单元行选择信号sm_out<7>；行地址反相信号rab<1>和行地址反相信号rab<0>连接至三输入与非门nand<1,4>的第二和第三输入端，三输入与非门nand<1,4>的输出端连接至反相器int<1,4>的输入端，反相器int<1,4>的输出即小容量存储单元行选择信号sm_out<8>；行地址反相信号rab<1>和行地址同相信号rad<0>连接至三输入与非门nand<1,4>的第二和第三输入端，三输入与非门nand<1,4>的输出端连接至反相器int<1,4>的输入端，反相器int<1,4>的输出即小容量存储单元行选择信号sm_out<9>；行地址同相信号rad<1>和行地址反相信号rab<0>连接至三输入与非门nand<1,5>的第二和第三输入端，三输入与非门nand<1,5>的输出端连接至反相器int<1,5>的输入端，反相器int<1,5>的输出即小容量存储单元行选择信号sm_out<10>；行地址同相信号rad<1>和行地址同相信号rad<0>连接至三输入与非门nand<1,6>的第二和第三输入端，三输入与非门nand<1,6>的输出端连接至反相器int<1,6>的输入端，反相器int<1,6>的输出即小容量存储单元行选择信号sm_out<11>。

具体地，行地址反相信号rab<4>、行地址同相信号rad<3>和行地址同相信号rad<2>连接至三输入与非门nand<2,0>的输入端，三输入与非门nand<2,0>的输出端连接至反相器int<2,0>的输入端，反相器int<2,0>的输出端sm_ra<2,0>连接至三输入与非门nand<2,2>、nand<2,3>、nand<2,4>、nand<2,5>的一输入端；行地址同相信号rad<4>、行地址反相信号rab<3>和行地址反相信号rab<2>连接至三输入与非门nand<2,1>的输入端，三输入与非门nand<2,1>的输出端连接至反相器int<2,1>的输入端，反相器int<2,1>的输出端sm_ra<2,1>连接至三输入与非门nand<2,6>、nand<2,7>的一输入端；行地址反相信号rab<1>和行地址反相信号rab<0>连接至三输入与非门nand<2,2>的第二和第三输入端，三输入与非门nand<2,2>的输出端连接至反相器int<2,2>的输入端，反相器int<2,2>的输出即小容量存储单元行选择信号sm_out<12>；行地址反相信号rab<1>和行地址同相信号rad<0>连接至三输入与非门nand<2,3>的第二和第三输入端，三输入与非门nand<2,3>的输出端连接至反相器int<2,3>的输入端，反相器int<2,3>的输出即小容量存储单元行选择信号sm_out<13>；行地址同相信号rad<1>和行地址反相信号rab<0>连接至三输入与非门nand<2,4>的第二和第三输入端，三输入与非门nand<2,4>的输出端连接至反相器int<2,4>的输入端，反相器int<2,4>的输出即小容量存储单元行选择信号sm_out<14>；行地址同相信号rad<1>和行地址同相信号rad<0>连接至三输入与非门nand<2,4>的第二和第三输入端，三输入与非门nand<2,4>的输出端连接至反相器int<2,4>的输入端，反相器int<2,4>的输出即小容量存储单元行选择信号sm_out<15>；行地址反相信号rab<1>和行地址反相信号rab<0>连接至三输入与非门nand<2,5>的第二和第三输入端，三输入与非门nand<2,5>的输出端连接至反相器int<2,5>的输入端，反相器int<2,5>的输出即小容量存储单元行选择信号sm_out<16>；行地址反相信号rab<1>和行地址同相信号rad<0>连接至三输入与非门nand<2,6>的第二和第三输入端，三输入与非门nand<2,6>的输出端连接至反相器int<2,6>的输入端，反相器int<2,6>的输出即小容量存储单元行选择信号sm_out<17>。

行地址同相信号rad<4>、行地址反相信号rab<3>和行地址反相信号rab<2>连接至三输入与非门nand<3,0>的输入端，三输入与非门nand<3,0>的输出端连接至反相器int<3,0>的输入端，反相器int<3,0>的输出端sm_ra<3,0>连接至三输入与非门nand<3,2>、nand<3,3>的一输入端；行地址同相信号rad<4>、行地址反相信号rab<3>和行地址同相信号rad<2>连接至三输入与非门nand<3,1>的输入端，三输入与非门nand<3,1>的输出端连接至反相器int<3,1>的输入端，反相器int<3,1>的输出端sm_ra<3,1>连接至三输入与非门nand<3,4>、nand<3,5>、nand<3,6>、nand<3,7>的一输入端；行地址同相信号rad<1>和行地址反相信号rab<0>连接至三输入与非门nand<3,2>的第二和第三输入端，三输入与非门nand<3,2>的输出端连接至反相器int<3,2>的输入端，反相器int<3,2>的输出即小容量存储单元行选择信号sm_out<18>；行地址同相信号rad<1>和行地址同相信号rad<0>连接至三输入与非门nand<3,3>的第二和第三输入端，三输入与非门nand<3,3>的输出端连接至反相器int<3,3>的输入端，反相器int<3,3>的输出即小容量存储单元行选择信号sm_out<19>；行地址反相信号rab<1>和行地址反相信号rab<0>连接至三输入与非门nand<3,4>的第二和第三输入端，三输入与非门nand<3,4>的输出端连接至反相器int<3,4>的输入端，反相器int<3,4>的输出即小容量存储单元行选择信号sm_out<20>；行地址反相信号rab<1>和行地址同相信号rad<0>连接至三输入与非门nand<3,4>的第二和第三输入端，三输入与非门nand<3,4>的输出端连接至反相器int<3,4>的输入端，反相器int<3,4>的输出即小容量存储单元行选择信号sm_out<21>；行地址同相信号rad<1>和行地址反相信号rab<0>连接至三输入与非门nand<3,5>的第二和第三输入端，三输入与非门nand<3,5>的输出端连接至反相器int<3,5>的输入端，反相器int<3,5>的输出即小容量存储单元行选择信号sm_out<22>；行地址同相信号rad<1>和行地址同相信号rad<0>连接至三输入与非门nand<3,6>的第二和第三输入端，三输入与非门nand<3,6>的输出端连接至反相器int<3,6>的输入端，反相器int<3,6>的输出即小容量存储单元行选择信号sm_out<23>。

表1为本发明具体实施例中行地址译码真值表：

表1

其中，bank<0>，固定ra<4:2>＝00x，当ra<4:2>＝000时，对ra<1:0>译码得到sm<3:0>；当ra<4:2>＝001时，固定ra<1>＝0，ra<0>译码得到sm<5:4>；

bank<1>，固定ra<4:2>＝001/010，当ra<4:2>＝001时，固定ra<1>＝1，ra<0>译码得到sm<7:6>；当ra<4:2>＝010时，对ra<1:0>译码得到sm<11:8>；

bank<2>，固定ra<4:2>＝011/100，当ra<4:2>＝011时，对ra<1:0>译码得到sm<15:12>；当ra<4:2>＝100时，固定ra<1>＝0，ra<0>译码得到sm<17:16>；

bank<3>，固定ra<4:2>＝10x，当ra<4:2>＝100时，固定ra<1>＝1，ra<0>译码得到sm<19:18>；当ra<4:2>＝101时，对ra<1:0>译码得到sm<23:20>。

相比较传统存储区块的访问电路，本发明之分布式存储区块的访问电路具有以下优点：

1)存储单元整体电路均匀分布，不同区块(bank)之间的设计完全相同，不存在差异，提高了产品的成品率。

2)sm行选择电路的面积小于等于传统设计，当客户定制ipsm行数是2n时，面积相等；当sm行数大于2n-1小于2n时，面积会减小。

3)sm行选择电路，消除与ba信号相关联，方便客户在sm读写操作过程中，直接按照ra信号找到相应位置。

综上所述，本发明一种分布式存储区块访问电路通过将小容量存储单元sm的设计同样采用分布式区块(bank)的结构，同时为了方便客户读写产品信息，减少区块(bank)选择操作，根据客户需求，定制相关的sm访问电路，使得在小容量存储单元和主存储单元选择信号axa有效时，行地址选择信号ra可直接选中sm中的行地址，不仅保证了电路分布的均匀性，还方便了客户对ip的使用。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。