带预加法器架构的TD‑FPGA的制作方法

本实用新型涉及一种FPGA，具体为一种带预加法器架构的TD-FPGA。

背景技术：

FPGA是现场可编程逻辑门阵列的缩写，是一个含有可编辑元件的半导体设备，可供使用者现场程序化的逻辑门阵列元件。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。使用FPGA来开发数字电路，可以大大缩短设计时间，更为重要的是大大减少了芯片以后反复修改的成本、投片资金大幅下降、大幅减少芯片设计时间的消耗。

现有FPGA架构的功耗性能具有改进空间；现有FPGA架构由于必须在逻辑中执行预加法器功能，因此将消耗大量的逻辑单元，不利于内核封装尺寸的缩小；在利用现有FPGA芯片做滤波器设计时，运算效率具有一定的提升空间。

国内传统的FPGA，在做滤波器设计应用时，采用的是如图2所示的结构图。图中，x(n)作为输入，y(n-4)作为输出，这是一个典型的傅里叶转换过程。为了得到y(n-4)，需要经过12次乘法、加法的迭代，输出结果时间较长，同时需要占用一定数量的逻辑门。

技术实现要素：

本实用新型的目的就在于为了解决上述问题而提供一种带预加法器架构的TD-FPGA。

本实用新型通过以下技术方案来实现上述目的：

一种带预加法器架构的TD-FPGA，包括预加法器、乘法器、乘法寄存器和六个触发器，所述六个触发器分别为第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器；

所述第一触发器、所述第二触发器、所述第三触发器和所述第四触发器的信号输入端作为整个TD-FPGA的四个信号输入端；

所述第一触发器信号输出端和所述第二触发器的信号输出端均与所述预加法器的信号输入端连接，所述预加法器的信号输出端与所述第五触发器的信号输入端连接；

所述第三触发器的信号输出端和所述第四触发器的信号输出端均与所述第六触发器的信号输入端连接；

所述第五触发器的信号输出端和所述第六触发器的信号输出端均与所述乘法器的信号输入端连接，所述乘法器的信号输出端与所述乘法寄存器的信号输入端连接，所述乘法寄存器的信号输出端作为整个TD-FPGA的信号输出端。

本实用新型的有益效果在于：

本实用新型为一种采用含预加法器架构的FPGA，除了能够降低芯片功耗，减少逻辑门占用外，最大的应用在于使用FPGA做滤波器设计时，能够提高运算效率达到50％。

附图说明

图1是本实用新型的结构框图；

图2是采用传统FPGA技术在做滤波器设计应用时的结构示意图；

图3是采用本实用新型做滤波器设计应用时的结构示意图。

具体实施方式

下面结合附图对本实用新型作进一步说明：

如图1所示，本实用新型包括预加法器、乘法器、乘法寄存器和六个触发器，六个触发器分别为第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器；

第一触发器、第二触发器、第三触发器和第四触发器的信号输入端作为整个FPGA的四个信号输入端；

第一触发器信号输出端和第二触发器的信号输出端均与预加法器的信号输入端连接，预加法器的信号输出端与第五触发器的信号输入端连接；

第三触发器的信号输出端和第四触发器的信号输出端均与第六触发器的信号输入端连接；

第五触发器的信号输出端和第六触发器的信号输出端均与乘法器的信号输入端连接，乘法器的信号输出端与乘法寄存器的信号输入端连接，乘法寄存器的信号输出端作为整个FPGA的信号输出端。

本实用新型所述带预加法器架构的TD-FPGA中各个部件的型号根据需要选定，因此在本实用新型中不做要求，TD-FPGA为我方开发的一种FPGA的型号。

计算机中的所有运算最后都是转化为二进制加法运算的，即由0、1组合为输出结果。原有无预加法器结构的FPGA，需要靠占用FPGA芯片本身的逻辑门来实现加法运算；在本实用新型中增加了预加法器后，就不再需要占用大量的逻辑门来实现加法运算，通过这个预加法器结构的硬核IP集成在FPGA中，实现在减少逻辑门占用的同时，因为有50％的运算已经在预加法器中完成，因此提高了运算速度。

在本实用新型中，第一触发器和第二触发器中的输入信号作为预加法器的输入，运算结果由第五触发器存放，第三触发器和第四触发器中的输入信号作为外部输入，运算结果由第六触发器存放。把两者的结果送给后端乘法器进行处理，并寄存在乘法寄存器中，最后将处理结构由乘法寄存器的信号输出端输出。

实施例：

采用本实用新型做滤波器设计应用时，采用的是图3所示的结构图。

图中，x(n)作为输入，y(n-4)作为输出，这也是一个典型的傅里叶转换过程。采用了预加法器后，将图2中六个单元中的x(n-5)与x(n-4)进行合并，x(n-6)与x(n-3)进行合并，x(n-7)与x(n-2)进行合并，同样的结构也是得到了y(n-4)。虽然结果相同，但是只需要6次乘法、加法迭代，并且减少了占用的逻辑门数量。因为计算量减少了50％，因此芯片的整体功耗也有一定程度的下降。

以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围内。