本实用新型属于状态机技术领域，尤其特别涉及一种基于BRAM的状态机实现模块。
背景技术：
状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。状态机的三个主要因素是状态的划分、状态转义条件和状态输出，传统状态机采用寄存器排列的方式，每个状态对应一个寄存器。当寄存器个数较少时，问题不明显。但当寄存器个数急剧增加，电路会呈现出迭代状态，难以满足时序要求，大大提高了设计难度和调试难度。
技术实现要素：
本实用新型的目的在于提供一种设计简单且调试简单的基于BRAM的状态机实现模块。
本实用新型的目的是通过以下技术方案实现的：
基于BRAM的状态机实现模块，包括BRAM和D触发器，将一个BRAM配置为双ROM，即A-ROM和B-ROM；状态输入控制信号通过A-ROM的高3位可寻地址addra输入，A-ROM的低8位可寻地址addra和B-ROM的低8位的可寻地址addrb与A-ROM的低八位数据位douta相连接；A-ROM的复位rsta与B-ROM的复位rstb相连接；状态输出控制信号通过B-ROM的高位可寻地址输入；A-ROM的高位数据位douta与D触发器连接，B-ROM的数据位doutb和D触发器输出位为状态输出端。
进一步的，所述A-ROM的高位可寻地址addra与VCC连接。
本实用新型通过一个BRAM和一个D触发器即可实现状态机的多种状态及系统性能的需求确定状态，本实用新型具有结构简单、易于实现与推广。
附图说明
图1为本实用新型的结构示意图。
具体实施方式
如图1所示，本实施例提供的基于BRAM的状态机实现模块包括BRAM和D触发器，将一个BRAM配置为双ROM，即A-ROM和B-ROM；A-ROM的低八位可寻地址addra[7:0]为现态，A-ROM的高3位可寻地址addra[10:8]为状态输入控制信号端，A-ROM的高位可寻地址addra[11]与VCC连接，始终为1，A-ROM的低八位数据位douta[7:0]为次态，A-ROM的高位数据位douta[8]为状态输出；B-ROM的低八位可寻地址addrb[7:0]为现态，B-ROM的高位可寻地址addrb[8]为状态输出控制信号端，B-ROM的数据位douta[35:0]为状态输出。
状态输入控制信号通过A-ROM的可寻地址addra[10:8]输入，用于控制状态输入，A-ROM的可寻地址addra[7:0]和B-ROM的的可寻地址addrb[7:0]与A-ROM的数据位douta[7:0]相连接，实现现态与次态的转换；状态输出控制信号通过B-ROM的可寻地址addrb[8]输入，用于控制状态输出；B-ROM的数据位doutb[35:0]和douta[8]构成37位的状态输出端，由于状态输出的最高位比低36位要造一个时钟周期，所以A-ROM的数据位douta[8]与D触发器连接，A-ROM的复位rsta与B-ROM的复位rstb相连接，实现系统复位，使状态机进入初始状态。
以上所述仅是本实用新型优选的实施方式，但本实用新型的保护范围并不局限于此，任何基于本实用新型所提供的技术方案和发明构思进行的改造和替换都应涵盖在本实用新型的保护范围内。