一种NFC物理层的数据传输层的布局结构的制作方法

文档序号:15380848发布日期:2018-09-08 00:00阅读:592来源:国知局

本实用新型涉及集成芯片制造设备,特别涉及一种NFC物理层的数据传输层的布局结构。



背景技术:

为了满足嵌入式系统市场对于成本、功能和功耗的要求,SoC技术已经成为一种发展趋势。在现代的SOC芯片中为减小芯片面积,提高芯片性能,需要把 NFC存储器作为片外存储器来使用,因而要求配备与外部存储接口的SOC设计方案的的需求大量增加。在超深亚微米工艺下,随着工艺尺寸的减小,NFC PHY为存储控制器和nand flash物理接口设计之间的高速接口电路,在物理实现的过程中出现了很多问题和挑战。如,NFC PHY的物理实现过程中,除了满足时序,转换时间,设计规则等芯片常规的性能指标的同时,对偏差skew也有严格的要求。NFC PHY的物理实现方案,通常使用NFC PHY分层固化的方法,包括延时单元层,延时链层,数据传输层和PHY层,四者为逐层嵌套的关系。其中:NFC 为FLASH控制器,PHY为物理层,skew为同一时钟到达该时钟域内不同寄存器之间的时间偏差。



技术实现要素:

针对以上缺陷,本实用新型目的如何在较小的面积上通过调整芯片上各个延时链和标准逻辑单元的布局优化设计,减少skew的差值以及时序违规,优化转换时间和拥塞问题,进而提高PHY的稳定性,优化芯片的性能。

为了解决以上问题本实用新型提出了一种NFC物理层的数据传输层的布局结构,其特征在于将与FLASH读写数据相关引脚进行分组,以组为单位均匀分布在版图一侧,其他引脚分布在版图上方,FLASH读写数据相关的引脚的第一级扇入/扇出标准逻辑单元贴近相应引脚放置;写数据延时链、控制延时链以及读数据延时链从下到上依次排布在版图左下角,读延时链位置与读数据相关的引脚平行;写数据延时链、控制延时链和读数据时延链的第一级扇入/扇出标准逻辑单元紧贴各自的相应的时延链放置,写数据延时链的输出接与一对反相器或者两个缓冲器作为中继,分别设置在写数据延时链附近和版图中间靠近写数据引脚的位置。

所述的NFC物理层的数据传输层的布局结构,其特征在于读数据时延链和写控制延时链到读延时链和写延时链的距离相等,并且在间隔处创建部分拥塞。

所述的NFC物理层的数据传输层的布局结构,其特征在于写延时链的输出端增加一对反相器或者两个缓冲器作为中继,其中一个贴近放在写延时链输出脚,另一个放在版图中间位置,靠近写数据相关引脚。

所述的NFC物理层的数据传输层的布局结构,其特征在于读延时链放置在与读数据相关引脚平行的位置,确保两者之间距离最短。

本实用新型有效的减少skew的差值以及时序违规,优化转换时间和拥塞问题,进而提高PHY的稳定性,优化芯片的性能。

附图说明

图1是NFC PHY的数据传输层版图结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。

图1是NFC PHY的数据传输层版图结构示意图;所述数据传输层包括读、写、控制三个延时链,八个控制相关延时单元以及其他标准逻辑单元。根据系统对NFC PHY的要求,在满足时序,转换时间等芯片常规的性能指标的同时,对skew也有严格的要求,因此NFC PHY的版图,不仅要考虑宏单元的摆放位置,还要根据数据流对部分标准逻辑单元的摆放位置做约束。

FLASH读写数据相关引脚摆放在版图右侧,读数据相关引脚放置在中间位置,写数据相关引脚,按通道数分组,依次等间距摆放在两侧,如图1右侧引脚所示,为内部单元布局做参照;另外的引脚放在版图的上方。

与FLASH读写数据FLASH读写数据相关引脚的第一级扇入/扇出的标准逻辑单元摆放在相应组引脚附近,如与多组引脚相关,取相应组的中间位置摆放,防止top层读写相关标准单元距离引脚位置较远带来转换时间问题,具体摆放位置如图1虚线框区域所示。

读写控制延时链master到读延时链Rd和写延时链Wr的距离相等,平衡对读写控制性能;并且在间隔区域创建部分拥塞partail blockage,如图1斜线区域所示,防止该区域出现拥塞问题。

读延时链Rd放置在与读数据相关引脚平行的位置,确保两者之间距离最短。

延时链的第一级扇入/扇出的标准逻辑单元要摆放在输入输出引脚附近,8 个控制相关的单元放在控制延时链输出引脚附近,因为延时链内标准逻辑单元 size比较小,驱动能力比较小,如果让布局布线工具随机摆放可能会造成转换时间问题。

写延时链的输出需要一对反相器或者两个缓冲器作为中继,其中一个放在写延时链输出引脚附近,另一个放在版图中间位置,靠近写数据相关引脚,不仅可以减少数据链直接驱动多个负载会出现转换时间问题,而且还可以有效平衡各通道间数据的skew差值。

以上所揭露的仅为本实用新型一种实施例而已,当然不能以此来限定本之权利范围,本领域普通技术人员可以理解实现上述实施例的全部或部分流程,并依本实用新型权利要求所作的等同变化,仍属于本实用新型所涵盖的范围。

当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1