一种快速评估电路软错误率的系统的制作方法

本实用新型一种快速评估电路软错误率的系统，属于集成电路的可靠性研究领域。

背景技术：

伴随着我国航空技术的发展，集成电路在航天航空行业中占有越来越重要的地位。太空环境中充斥着很多高能粒子，而集成电路很容易受到这些高能粒子的影响，从而导致系统发生故障或错误。

当一个高能粒子打击一个电路节点时，电荷会产生一种瞬态电压脉冲，称之为SET，该扰动也可能产生存储器状态的改变，这称为SEU。目前已有一些较为成熟的针对SEU和SET的加固方法，其中最为典型和被大家所熟知的就是三模冗余(TMR)。

当一个电路被加固后其效果需要验证，而直接验证需要制作芯片，制作芯片的成本较贵的同时流程也较为复杂，若反复多次的验证必将浪费大量资源。

所以在流片前能知道所设计的集成电路的可靠性显得至关重要。而一般对其抗单粒子效应可靠性的评估就是通过模拟单粒子在电路中引起的效应，即模拟注错后对得出电路软错误率数据。

现有的电路软错误率评估有较多方法，而不同的方法有不同的注错方式及评估方式。但大多使用门槛较高，且操作复杂。

技术实现要素：

本实用新型的目的是提供一种快速评估电路软错误率的系统，可对电路的软错误率进行快速仿真评估。

一种快速评估电路软错误率的系统，其特征在于，包括注错模块、电路组合模块和电路软错误处理模块，各模块之间通过寄存器总线相连，其中，所述电路组合模块包括n组针对某一电路的加固副本和一个原始电路，所述原始电路和n组加固副本的输入端各自分别连接注错模块的激励信号端口和注错信号端口，输出端各自单独通过输出总线连接电路软错误处理模块的输入端。

优选地，所述注错模块对电路组合模块的激励信号和注错信号进行自定义输入，包括自定义模拟电路原始激励信号输入、注错信号输入、自定义注错次数，自定义每次注错门数和自定义每次注错时间。

优选地，所述注错模块采用划分时钟片方式实现对电路组合模块的激励信号和注错信号进行自定义输入。

优选地，所述电路组合模块采用Verilog将原始电路和n组加固副本综合在一个顶层电路中，可对同一电路的不同加固副本实现输入的变量控制。

优选地，所述电路软错误处理模块采用串行计算的方式自动实现对所述电路组合模块中每个电路的输出进行错误率计算并输出相关文件。

优选地，所述串行计算通过多方式触发保证其计算的准确性。

优选地，所述多方式触发包括注错跟随方式触发。

优选地，所述电路软错误处理模块包括加固副本与原始电路对应输出比较的功能，可显示无注错加固副本与原始电路的输出比较，用于检验加固副本是否改变了输出逻辑。

有益效果：本实用新型提供的一种快速评估电路软错误率的系统，提供了一种可自定义仿真注错门数可自定义，注错时间可自定义，注错次数可自定义的仿真系统，并且仿真速度得到了大幅提升。

附图说明

图1为本实用新型的系统框架图。

图2为本实用新型的电路组合模块顶层电路RTL视图。

图3为一个加固副本图的RTL视图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

如图1所示为一种快速评估电路软错误率的系统，其特征在于，包括注错模块、电路组合模块和电路软错误处理模块，各模块之间通过寄存器总线相连，其中，所述电路组合模块包括n组针对某一电路的加固副本和一个原始电路，所述原始电路和n组加固副本的输入端各自分别连接注错模块的激励信号端口和注错信号端口，输出端各自单独通过输出总线连接电路软错误处理模块的输入端。

优选地，所述注错模块对电路组合模块的激励信号和注错信号进行自定义输入，包括自定义模拟电路原始激励信号输入、注错信号输入、自定义注错次数，自定义每次注错门数和自定义每次注错时间。

优选地，所述注错模块采用划分时钟片方式实现对电路组合模块的激励信号和注错信号进行自定义输入。

优选地，所述电路组合模块采用Verilog将原始电路和n组加固副本综合在一个顶层电路中，可对同一电路的不同加固副本实现输入的变量控制。

优选地，所述电路软错误处理模块采用串行计算的方式自动实现对所述电路组合模块中每个电路的输出进行错误率计算并输出相关文件。

优选地，所述串行计算通过多方式触发保证其计算的准确性。

优选地，所述多方式触发包括注错跟随方式触发。

优选地，所述电路软错误处理模块包括加固副本与原始电路对应输出比较的功能，可显示无注错加固副本与原始电路的输出比较，用于检验加固副本是否改变了输出逻辑。

本实用新型的系统实现步骤如下：

本系统的注错模块的实现步骤如下：

1）定义了一个深度为n的寄存器，实现原始输入二值化，其中n可根据具体的要求自定义；

2）定义了一个task，其内容表现为可以更改上限实现对需要打击的门数进行自定义；

3）定义了一个深度为n的寄存器与相应的注错块结合，其中注错块可使用相应的重复或者循环函数实现每次仿真的注错次数自定义。

4）根据仿真精度要求在仿真平台中把划分时钟片为X片，在X片的基础上，采取分段等方式可实现注错时间的自定义。

本系统的电路组合模块实现步骤如下：

1）电路组合模块中包含n组针对某一电路的加固副本和一个原始电路。由于都是同一电路加固副本，所以他们的输入输出并没有区别，区别在于注错的输入和各自的面积大小不同，所以实现了输入的控制变量；

2）每个电路的输出定义一个总线，避免不同电路的输出结果串扰，实现了不同电路的输出隔离；

本系统的电路软错误处理模块实现步骤如下：

1）在错误率计算时，采取以时钟沿作为触发的基本方式，与此同时还采取注错跟随的方式触发，保证了错误率计算的正确性。

2）采取遍历比较的方式实现错误正确的判断。

本实用新型的工作原理为：

本实用新型中电路组合模块中一般包含n个针对某一电路的加固副本和一个原始电路。在电路组合模块中，由于都是同一电路机器加固副本，所以他们的输入输出并没有区别，区别在于注错的输入和各自的面积大小不同。所以他们的输入可以完全一致。在输入完全一致的状况下对各个电路进行最大化的同门打击，得到的结果严格遵守了变量控制原则。在错误率计算时，由于注错时间的自定义所以结果变化为不规则的，针对这一特性，在系统中采取以时钟沿作为触发的基本方式，与此同时还采取注错跟随的方式触发，保证了错误率计算的正确性。本实用新型可采用多方式触发用于保证其错误率计算的正确性，采用注错跟随的方式触发仅为多方式触发中的一种。

图2为电路组合模块顶层电路RTL视图。其描述的是总的逻辑层次上各个电路网标的连接方式。可通过观察其结构判断逻辑连接是否正确。

图3为一加固副本图的RTL视图。其描述的是某一具体电路的结构示意图，可以具体到某个门或者触发器的连线检查。

本实用新型的特点在于： 1）电路激励信号和注错信号可自定义； 2）可对加固注错的门数进行自定义；3）对对加固注错的时间进行自定义；4）电路综合后输入输出高度变量控制，保证了输入总线上的数据分配到各个电路中一一对应；5）错误率计算时采取多种触发方式结合的方式保证错误率计算的正确性。

除上述实施例外本实用新型还可以采取其他实施方式，凡采用等同我替换我或等效变换形成的技术方案，均落在本实用新型保护范围。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的两种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围 。