远程原子操作指令的制作方法

本发明的领域总体上涉及计算机处理器架构，并且更具体地涉及远程原子操作(rao)指令。

背景技术：

原子存储器操作是这样一个操作：在所述操作期间，处理器核可以读取位置、修改所述位置并且采用对于其他核来说看起来是单个操作的操作来将所述位置写回。核可以指单线程架构中的物理核或多线程架构中的逻辑核。多核系统中的原子存储器操作是无法被分成任何更小部分或者对于系统中的其他核来说似乎是单个操作的操作。读取-修改-写入(read-modify-write)是这样一类原子存储器操作之一：所述原子存储器操作既读取存储器位置又作为同一操作(至少与对于多核系统中的其他核来说似乎相同的操作)的一部分将新值写入所述存储器位置中。

通常，在多核系统中执行原子操作，特别在核当中存在竞争的情况下，可能是昂贵且效率低的。保持被以原子方式访问的变量的高速缓存行可以在多核以及跨共享互连的多个私有高速缓存当中被“乒乓化(ping-ponged)”。一致性开销还可以将吞吐量限制为例如每100个时钟周期在给定高速缓存行上少于一个原子操作。在上百个线程正在尝试访问同一行的情况下，所述行中的最后线程可能必须等待非常长的时间，如例如，多于25,000个时钟周期。

除了等待时间的问题之外，高速缓存行乒乓为在多个节点当中的互连网络业务量带来显著的压力。

附图说明

本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，相同的附图标记表示类似的元件，并且其中：

图1是框图，展示了根据一些实施例的用于执行远程原子操作指令的处理组件；

图2是根据一些实施例的将由用于执行远程原子操作指令的处理器执行的过程的流程图；

图3展示了根据一些实施例的用于执行远程原子操作指令的多核处理器的各个部分；

图4是根据一些实施例的由用于执行远程原子操作指令的处理器所执行的过程的流程图；

图5是根据一些实施例的用于执行远程原子操作指令的第二更具体的示例性系统的框图；

图6展示了根据一些实施例的具有被映射用于在各位置处执行rao指令的各个存储器区域的物理存储器；

图7是框图，展示了根据一些实施例的远程原子操作指令的格式；

图8是框图，展示了根据一些实施例的远程原子操作指令的格式和可选参数；

图9是框图，展示了对rao指令的执行；

图10展示了用于处理rao指令的硬件的实施例；

图11展示了由处理器执行rao指令的过程；

图12a至图12b是框图，展示了根据本发明的实施例的通用向量友好指令格式及其指令模板；

图12a是框图，展示了根据本发明的实施例的通用向量友好指令格式及其a类指令模板；

图12b是框图，展示了根据本发明的实施例的通用向量友好指令格式及其b类指令模板；

图12c是框图，展示了根据本发明的实施例的示例性特定向量友好指令格式；

图13是根据本发明一个实施例的寄存器架构的框图；

图14a是框图，展示了根据本发明的实施例的示例性有序流水线和示例性寄存器重命名乱序发布/执行流水线两者；

图14b是框图，展示了根据本发明的实施例待包括在处理器中的有序架构核的示例性实施例与示例性寄存器重命名、乱序发布/执行架构核两者；

图15a至图15b展示了更具体的示例性有序核架构的框图，所述核是芯片中的若干个逻辑块(包括相同类型和/或不同类型的其他核)之一；

图15a是根据本发明的实施例的单个处理器核连同其与裸片上互连网络的连接以及其二级(l2)高速缓存的本地子集的框图；

图15b是根据本发明的实施例的图15a中的处理器核的一部分的展开图；

图16是根据本公开的实施例的可以具有多于一个核、可以具有集成存储器控制器、并且可以具有集成图形器件的处理器的框图；

图17至图20是示例性计算机架构的框图；

图17是根据本发明的一个实施例的系统的框图；

图18是根据本发明的实施例的第一更具体的示例性系统的框图；

图19是根据本发明的实施例的第二更具体的示例性系统的框图；

图20是根据本发明的实施例的片上系统(soc)的框图；并且

图21是框图，对照了根据本发明的实施例的对用于将源指令集中的二进制指令转换为目标指令集中的二进制指令的软件指令转换器的使用。

具体实施方式

在下列描述中，阐述了众多具体细节。然而，应理解本发明的实施例可以在没有这些具体的细节的情况下实践。在其他实例中，没有详细示出众所周知的电路、结构和技术，以避免模糊对本说明书的理解。

在说明书中提到“一个实施例”、“实施例”、“示例实施例”等表明所描述的实施例可以包括特定特征、结构、或特性，但每一个实施例可能不一定包括所述特定特征、结构、或特性。而且，此类短语不一定指相同的实施例。另外，当结合实施例来描述特定特征、结构或特性时，应理解，无论是否予以显式地描述，结合其他实施例来实行此特征、结构或特性在本领域的技术人员的知识范围内。

本文所公开的实施例涉及实现高性能原子存储器操作的指令，即使在多核处理器中的多个核当中共享的竞争存储器位置的情况下。可以在各种位置中执行rao指令，如：举几个例子，在核处、在私有高速缓存处、在共享高速缓存处、在高速缓存控制电路(10)(有时被称为高速缓存和归属代理(cha))处、在存储器控制器处、或者在远程核处。rao指令将在单套接字系统和多套接字系统上执行。

用于执行原子操作的一些尝试遭受长等待时间、数据高速缓存容量的压力以及多个核当中的互连的高业务量使用情况。例如，如以上提及的，保持被以原子方式访问的变量的高速缓存行可以在跨共享互连的私有高速缓存当中被“乒乓化”(在多个核正写入同一高速缓存行时，乒乓发生，即使写入高速缓存行中的不同变量并且必须向乒乓球那样来回通过高速缓存行)。本文所公开的实施例实现具有降低的等待时间和串行化的原子存储器操作。

用于执行原子操作的一些尝试(也如以上提及的)遭受可能限制吞吐量的一致性开销。即使在很少竞争的情况下，一些其他处理器迫使线程中的一定数量的原子操作串行化。这种串行化限制吞吐量，即使共享数据未被竞争。本文所公开的实施例实现具有降低的串行化或吞吐量限制的原子存储器操作。

由于原子存储器操作的差性能，一些方法尝试避免使用任何原子存储器操作。但是，完全避免原子存储器操作可能是有问题的，并且除此之外经常需要对算法进行显著重构，并且往往伴有附加的指令开销。

相反，避免原子存储器操作的一种方式使用私有化(privatization)：每个线程都保持其自己的变量副本。更新私有副本的成本通常很低。然而，所述多个线程通常最终需要组合其数据，并且用于执行这种组合的开销可能不小。进一步地，当应用使用由这些共享变量组成的大阵列时，保持所述阵列的许多副本可能会对高速缓存容量或甚至存储器容量造成压力。那可能提升私有副本的更新成本。

避免原子存储器操作的另一种方式使用由所有处理器共享的单个高速缓存来防止在执行来自不同核的多个更新的同时四处移动数据。然而，这种硬件方式是有问题的，原因至少如下：(a)这种方式要求原子存储器指令明确告知硬件在由所有处理器共享的高速缓存处执行指令；以及(b)与其他处理器的较强排序相反，所述方式以具有弱排序的存储器模型为基础。

另一种硬件方式允许处理器动态地判定线程是否需要通过锁保护的临界段进行串行化并且只有在需要时才执行串行化。然而，这种方式无法在竞争下提供良好性能并且仍在原子操作附近引起串行化。

以软件实施解决方案也可能是有问题的，因为其需要应用并行化的显著变化(以及因此编程器努力)。软件解决方案也承载有指令开销，在某些情况下，这可能比现有原子存储器操作更糟。

本文中描述的实施例允许减少原子存储器指令的等待时间(在竞争情况下，通过使操作在单个位置处排成队列以及就地执行所述操作)。这些指令被称为远程原子操作(rao)指令，并且执行这些指令中的一个或多个以原子方式引起对存储器位置的特定读取-修改-写入操作。进一步地，由rao指令执行的存储器访问可能是弱排序的，但是建立在更强排序的存储器模型之上。(如本文中使用的，强排序模型中的存储器加载和存储是按程序顺序执行的，而弱排序模型允许对存储器访问进行某种重排序，即某种类型的乱序执行)。因此，本文中描述的实施例允许(经由弱排序语义)隐藏原子操作的等待时间。

图1是框图，展示了根据一些实施例的用于执行远程原子操作指令的处理组件。如所示出的，计算系统100包括代码存储设备102、取出电路104、解码电路106、调度电路108、执行电路110、寄存器112、存储器114、以及引退或提交电路116。在操作中，取出电路104从代码存储设备102中取出指令，所述代码存储设备可以包括但不限于高速缓存存储器、片上存储器、与处理器位于同一管芯上的存储器、指令寄存器、通用寄存器或系统存储器。在一些实施例中，所述指令的格式类似于关于图7至图10中任何一个或多个而展示和讨论的指令格式中的格式。在取出电路取出指令之后，解码电路106对所取出指令进行解码，包括通过解析所述指令的操作码和各个字段。在解码电路106对所述指令进行解码之后，调度电路108在计算系统中的多个电路当中选择用于执行经解码指令的执行电路。然后，所选择执行电路110执行经解码指令。在执行所述指令时，执行电路110可以从寄存器112和存储器114中读取数据并且向所述寄存器和存储器写入数据。寄存器112可以包括但不限于数据寄存器、指令寄存器、向量寄存器、掩码寄存器、通用寄存器、片上存储器、与处理器位于同一管芯上的存储器、或者与处理器位于同一封装体中的存储器。存储器114可以是但不限于片上存储器、与处理器位于同一管芯上的存储器、与处理器位于同一封装体中的存储器、高速缓存存储器、或系统存储器。在执行电路110执行指令之后，在一些实施例中，引退或提交电路116引退所述指令，从而确保执行结果被写入到或已经被写入到其目的地并且空出或释放资源以供稍后使用。

本文中公开的实施例提供了原子存储器指令族。本文中详述的所执行原子存储器指令中的每一个都对存储器位置执行原子更新操作(例如，读取-修改-写入)。存储器访问关于来自同一线程的其他指令是弱排序的，并且类似于非时间(nt)存储。虽然这种存储器访问是弱排序的以提高性能，但是一些实施例可以允许较强形式的排序。然而，所述指令使用来自同一线程的指令确实避免了传统数据冲突(datahazard)——写入之后读取、读取之后写入以及写入之后写入依赖性。可以在各种位置中执行所述指令，如：在处理器核处、在私有高速缓存处、在共享高速缓存处、在高速缓存控制电路(10)(有时被称为高速缓存和归属代理(cha))处、在存储器控制器处、或者在远程核处。在一些实施例中，每个指令都将对向量寄存器的元素执行并行操作。在一些实施例中，对通用寄存器执行标量操作。

图2是根据一些实施例的将由用于执行远程原子操作指令的处理器执行的过程的流程图。如所示出的，在开始之后，在202处，取出电路从代码存储设备中取出指令，所述指令包括操作码、源标识符和目的地标识符。在一些实施例中，所述指令包括第二目的地标识符。在一些实施例中，所述指令包括立即数(常数值)。在204处，由解码电路对所取出指令进行解码。

在206处，调度电路在系统中的多个电路当中选择用于执行所述指令的执行电路，这是因为所公开实施例可以在各种系统位置中执行所述指令。相关地，图5和图6以及在下文中在副标题“在哪里执行rao指令”下的章节中呈现的其相关联说明描述了各种潜在执行位置。

在一些实施例中，系统中的所述多个电路中的至少一个生成指示所测量功率和性能状态的启发，并且调度电路使用所生成启发来通知其对执行电路的选择。

在208处，从将在执行所述指令时使用的操作数的寄存器或存储器位置中检索所述操作数。图2使用虚线来展示208以指示其是可选的，至少在其被执行时的情况下。在一些实施例中，例如，检索操作数是在204处进行的对所述指令进行解码的一部分。在一些实施例中，检索操作数是调度指令的一部分并且由调度电路执行。在一些实施例中，检索操作数是在212处进行的执行所述指令的一部分并且由执行电路系统执行。

在210处，调度电路关于其他指令而乱序调度对经解码指令的执行。图2使用虚线来展示210以指示在调度功能可以由解码电路系统、执行电路系统、重命名/分配电路系统、和/或引退电路系统执行的程度上其是可选的，由如关于图4、图12a和图12b所展示和描述的。

调度电路按照被选择为按照优化等待时间、吞吐量、功率和性能中的至少一项的顺序调度对经解码指令的执行。例如，对顺序的存储器地址的存储器访问可以被分组以允许所述存储器访问作为脉冲串而执行而不是顺序地执行，由此提高吞吐量、功率和性能。再如，为了改善等待时间，可以移动存储器加载指令以在比需要所加载数据的时间早得多的时间执行，由此隐藏与加载相关联的等待时间中的一些。作为优化功率和性能的另一个示例，可以移动存储器存储指令以在等待操作数就绪的指令之前首先执行操作数就绪的指令。作为优化功率的另一个示例，可以将对dram存储器的存储器访问分类以便将访问分组到同一dram组，由此使所需dram组预充电的数量最小化。

在214处，引退所述指令，从而将执行结果写入到其目的地中并且空出资源以供由随后的指令使用。

在一些实施例中，在212处的执行包括：以原子方式从由目的地标识符标识的位置中读取数据；如操作码指定的那样对所述数据执行操作，所述操作将使用由源标识符标识的源操作数；以及将操作的结果写入到由目的地标识符标识的位置中。因此，这些实施例将目的地用作源和目的地两者。

在一些实施例中，在212处的执行包括：以原子方式从由目的地标识符标识的位置中读取数据；如操作码指定的那样对所述数据执行操作，所述操作忽略由源标识符标识的源操作数；以及将操作的结果写入到由目的地标识符标识的位置中。因此，这些实施例将目的地用作源和目的地两者，并且忽略源。

在一些实施例中，在212处的执行包括：以原子方式从由目的地标识符标识的位置中读取数据；如操作码指定的那样对所述数据执行操作，所述操作忽略从目的地检索的数据的至少一部分(例如，使用掩码寄存器来掩码从目的地检索的向量的某些元素)，使用由源标识符标识的源操作数；以及将操作的结果写入到由目的地标识符标识的位置中。因此，这些实施例使用源并且忽略目的地的至少一部分。

在一些实施例中，在212处的执行包括：以原子方式从由目的地标识符标识的位置中读取数据；如操作码指定的那样对所述数据执行操作，所述操作忽略从目的地检索的数据的至少一部分(例如，忽略从目的地检索的向量的某些元素)，并且忽略由源标识符标识的源操作数；以及将操作的结果写入到由目的地标识符标识的位置中。因此，这些实施例忽略目的地的至少一部分并且忽略源。

所述指令可以像操作码所控制的那样对向量或标量数据进行操作。在一些实施例中，这些指令是强排序的指令集的一部分。在一些实施例中，所述取出电路系统、所述解码电路系统和所述执行电路根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

图3是框图，展示了根据一些实施例的用于执行rao指令的多核处理器的部分。如所示出的，多核处理器300包括核集群302、高速缓存一致性协议接口(ccpi)312、以及高速缓存控制电路314。高速缓存一致性协议接口(ccpi)312将核集群302耦合到高速缓存控制电路314。还示出了监听过滤器/末级高速缓存(sf/llc)324，其将由高速缓存控制电路314使用以便服务于rao指令。在一些实施例中，高速缓存控制电路314被称为高速缓存和归属代理(cha)。

根据图3的实施例，核集群302包括电路系统304，根据本文中公开的一些实施例，所述电路系统至少包括将在执行远程原子操作指令时使用的处理器流水线的一部分。电路系统304可以例如用于实施图2、图4、图9和图11中的任何图中展示的过程。即，电路系统304包括用于从代码存储设备中取出指令的取出级、用于对所述指令进行解码的解码级、用于调度执行的调度级、用于执行由所述指令指定的操作的执行级、以及用于引退所述指令的引退级。

在一些实施例中，电路系统304的解码级将每条指令解码成一个或多个微操作(uop)，并且将所述微操作存储在uop队列中。在一些实施例中，在uop保持处于uop队列中的同时，调度级引起对uop所需的操作数的检索。在一些实施例中，指令以程序顺序进入调度级，但调度级乱序选择uop以发送到执行。这种实施例中的调度电路使其选择基于对改善等待时间、吞吐量、功率和性能中的至少一项的尝试。

在一些实施例中，电路系统304的执行级利用至少三个执行栈，每个栈都封装某种类型的数据并且包括算术逻辑单元(alu)、移位器和存储器请求发生器中的一者或多者。在一些实施例中，例如，不同栈被用于整数数据、浮点数据、以及混合的整数和浮点同时指令多数据(simd)数据。

在一些实施例中，电路系统304的执行级提供多个端口，调度电路向所述多个端口发布uop。例如，在一些实施例中，执行级提供五个端口，uop可以被同时调度到所述五个端口。因此，在一些实施例中，执行级可以同时执行与多个线程相关联的uop。在一些实施例中，执行级可以同时接收并处理与多于一个逻辑处理器相关联的uop。

在一些实施例中，核集群302包括加载/存储单元(lsu)306。如所示出的，lsu306包括用于保持电路系统304与l1/l2高速缓存308之间的数据传递的缓冲器——加载缓冲器(lb)、存储数据缓冲器(sd)以及存储缓冲器(sb)。在一些实施例中，lb缓冲器、sd缓冲器和sb缓冲器的条目中的每一个的宽度都是64字节。

如所示出的，核集群302包括l1/l2高速缓存308。核集群302中的高速缓存层级结构包含第一级指令高速缓存(l1icache)、第一级数据高速缓存(l1dcache)以及第二级(l2)高速缓存。当电路系统304实施多个逻辑处理器时，所述多个逻辑处理器共享l1dcache。l2高速缓存由指令和数据共享。在一些实施例中，l1数据和指令高速缓存各自具有32kb的容量，是8路集关联的，并且具有64字节的高速缓存行尺寸。在一些实施例中，l1和l2数据高速缓存是非阻塞的，所以可以处置多个同时发生的高速缓存未命中。

如所示出的，核集群302包括总线接口单元(biu)310，在操作中，所述biu可以通过以下方式处置对数据和地址的传递：发出地址、从代码存储设备中取出指令、从端口和存储器中读取数据、以及向端口和存储器中写入数据。

根据图3的实施例的高速缓存一致性协议接口(ccpi)312在核集群302与高速缓存控制电路314之间提供双向数据路径。

如所示出的，高速缓存控制电路314包括入口316、请求表318、监听过滤器/末级高速缓存(sf/llc)324、执行管线322、以及归属代理320。入口316与高速缓存一致性协议接口(ccpi)312通信并且向或从所述ccpi缓冲事务。在一些实施例中，请求表318包括用于维持高达64个存储器请求及其进度的寄存器或静态随机存取存储器。在一些实施例中，sf/llc324包括监听过滤器和末级高速缓存，所述监听过滤器用于对来自其他核集群的监听请求进行响应，所述末级高速缓存包括核集群302中的较低级高速缓存的内容。换言之，在一些实施例中，在l1/l2高速缓存308中有效的任何高速缓存行也存在于末级高速缓存中。在一些实施例中，执行管线322通过提供具有减小的等待时间的附加整数运算来增强读取-修改-写入功能。在一些实施例中，例如，请求表318保持目的地地址和将与所述值相加的立即数(常数值)，然后，总和将被写回到目的地地址。

图4是根据一些实施例的由用于执行远程原子操作指令的处理器执行的过程的流程图。过程400是使用例如如图3中示出的电路系统304来执行的。在开始之后，在402处，由取出电路系统从代码存储设备中取出指令。所取出指令包括操作码、源标识符、用于指定存储器位置的目的地标识符、以及用于指定寄存器的第二目的地标识符。在404处，由解码电路系统对所取出指令进行解码。

在406处，判定所述指定是否将被弱排序。在一些实施例中，此判定由调度电路进行。在一些实施例中，例如，调度电路访问具有多个条目的页表，每个条目存储相关联存储器页的虚拟地址与物理地址之间的映射，每个条目进一步指定是否对相关联存储器页的远程原子操作进行弱排序。在一些实施例中，rao指令本身通过操作码、操作码后缀或附加指令操作数来指定所述rao指令将被弱排序还是强排序。可以允许对一些rao指令进行弱排序，而将对其他rao指令进行强排序。

如果指令将被弱排序，则在408处，调度电路选择经解码指令的执行顺序，所述顺序被选择成优化等待时间、吞吐量、功率和性能中的至少一项。例如，对顺序的存储器地址的存储器访问可以被分组以允许所述存储器访问作为脉冲串而执行而不是顺序地执行，由此提高吞吐量、功率和性能。再如，为了改善等待时间，可以移动存储器加载指令以在比需要所加载数据的时间早得多的时间执行，由此隐藏与加载相关联的等待时间中的一些。作为优化功率和性能的另一个示例，存储器存储指令可以被调度成在等待操作数就绪的指令之前引用操作数就绪的指令。作为优化功率的另一个示例，可以将对dram存储器的存储器访问分类以便将访问分组到同一dram组，由此使所需dram组预充电的数量最小化。

在410处，调度电路或者以强排序或者根据在408处选择的顺序来调度对rao指令的执行。

在412处，调度电路选择系统内用于执行经解码指令的电路，这是因为所公开实施例可以在各种系统位置中执行所述指令。相关地，图5和图6以及在下文中在标题“在哪里执行rao指令”下的章节中呈现的其相关联说明描述了各种潜在执行位置。

在一些实施例中，在404处解码的指令包括用于建议所述多个电路中的哪个电路将执行经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。例如，所述指令可以包含“核”前缀或后缀，以提示应当在处理器核中执行所述指令。例如，所述指令可以包含“远程”前缀或后缀，以提示应当在远程处理核中执行所述指令。例如，所述指令可以包含“prox”前缀或后缀，以提示应当由接近预期找到目的地数据的位置的电路(如例如，核的执行与rao指令相关联的线程的私有高速缓存)执行所述指令。

在414处，调度电路将经解码指令分派给所选执行电路系统，并且引退所述指令，由此隐藏与写入相关联的随后等待时间。

在416处，所选执行电路执行所述指令并且使执行结果被写回到由目的地标识符指定的存储器位置以及由第二目的地标识符指定的寄存器中。在一些实施例中，所选执行电路使用如写回/存储器写入级1418(图14a)等写回电路来写入执行结果。在一些实施例中，所选执行电路使用如存储器单元1470和/或(多个)存储器访问单元1464(图14a、图14b)等存储器控制器来将执行结果写回到由目的地标识符指定的存储器位置。在一些实施例中，所选执行电路使用如重命名/分配器单元1452(图14b)等寄存器分配电路来将执行结果写回到指定寄存器。

在418处，处理器通过防止所标识目的地寄存器的消耗者读取错误值来防范数据冲突。在一些实施例中，如高速缓存控制电路314(图3)等高速缓存控制电路通过以下方式来防范数据冲突：维持已经被引退但是还未被提交的请求表，例如请求表318(图3)；以及在等待调试的同一高速缓存行或高速缓存元素的随后访问当中检查冲突。在一些实施例中，处理器内的多个电路包括以下各项中的至少两项：调度电路、重命名/分配器单元1452(图14b)、存储器单元1470(图14b)、(多个)存储器访问单元1464(图14b)、l2高速缓存单元1476(图14b)、解码单元1440(图14b)。

所述过程然后结束。

在哪里执行rao操作

可以在处理器的各种位置中执行如本文中的各个实施例中定义的远程原子操作指令，诸如：在多处理器的核中的一个或多个处、在私有高速缓存处、在共享高速缓存处、在高速缓存控制电路系统(有时被称为高速缓存和归属代理(cha))处、在存储器控制器处、在远程核处、在协处理器上、或者在加速器处。rao指令用于单套接字系统和多套接字系统两者。

图5是根据一些实施例的用于执行远程原子操作指令的示例性系统的框图。如所示出的，系统500包括处理器570和580，这些处理器分别包括用于分别连接到存储器532和存储器534的集成存储器控制器(“imc”)572和582。处理器570和580各自包括一个或多个处理器核574和584；高速缓存控制电路(10)575和585；末级高速缓存(llc)577和587；使用互连550、552和554耦合到其他组件的点对点接口576、578、586和588。系统500进一步包括芯片组590，所述芯片组包括点对点接口594和598以及用于与总线516和可选协处理器538通信的高性能接口592和596。高速缓存控制电路575和585有时被称为高速缓存和归属代理(cha)。

在一些实施例中，将在其中执行远程原子操作的位置是例如在过程400期间在框412(图4)处选择的。

在一些实施例中，在408处选择的执行电路将反映静态选择，例如，如由硬件设计者设计的系统500。处理器核574和584中的每一个都可以与用于执行远程原子操作指令的高速缓存控制电路(10)相关联。

换言之，在一些实施例中，将在其中执行远程原子操作指令的位置将由硬件设计者静态地选择，例如，将地址映射到高速缓存控制电路(10)的散列函数。

在一些实施例中，将在其中执行远程原子操作指令的位置将由软件静态地选择。

在一些实施例中，将在其中执行远程原子操作指令的位置将被静态地选择，像每条指令通过例如包括用于指示在哪里执行所述指令的立即操作数来控制的那样。

在一些实施例中，处理器将包括软件可编程控制寄存器，所述软件可编程控制寄存器将由软件设置为指示应当在哪里执行rao指令。

在一些实施例中，处理器将包括单独的软件可编程控制寄存器，所述软件可编程控制寄存器将被用于不同指令(例如，add和cmpxchg)或不同指令组(例如，整数和浮点)的软件设置为指示将在哪里执行rao指令。

在一些实施例中，处理器将包括用于每种不同类型的指令或指令组的单独的软件可编程控制寄存器，所述控制寄存器将被软件设置为指示将在哪里执行rao指令。

在一些实施例中，处理器将对不同指令或指令组具有单独控制。

在一些实施例中，处理器将使用来自硬件的一些信息来预测执行rao指令的最佳位置。在这种实施例中，处理器将使用从硬件接收到的信息和由软件提供的控制两者(例如，作为指令的一部分、作为控制寄存器或者作为页表条目的一部分)来确定将在哪里执行rao指令。在这种实施例中，与其说由软件提供的控制是指令，所述控制更像是引导性的。

在一些实施例中，性质将被添加到地址中(例如，在页表条目中)以指示应当在哪里对那些地址执行rao指令。

图6展示了根据一些实施例的具有被映射用于在各位置处执行rao指令的各个存储器区域的物理存储器。如所示出的，物理存储器600包括用于任务1的代码和存储区域602、用于任务2的代码和存储区域604、用于任务n的代码和存储区域606、以及用于操作系统的区域608。在一些实施例中，针对任务1到n的存储器地址的rao指令将使用不同硬件来执行rao指令。如所示出的，具有指向任务1的区域802中的存储器地址的目的地标识符的rao指令将使用处理器核、例如图5中的处理器核574之一中的执行电路系统；具有指向任务2的区域804的目的地标识符的rao指令将使用高速缓存控制电路、例如图5中的10575中的执行电路系统；并且具有指向任务n的区域606的目的地标识符的rao指令将使用如图5中的可选协处理器538等远程处理器核中的执行电路系统。每个存储器区域到执行电路位置的映射可以通过添加页表条目来实现，所述页表条目指定将在哪里执行针对此区域的rao指令。

在一些实施例中，性能度量被收集并且用于动态地选择在哪里执行rao指令。例如，高速缓存控制电路的事务排序结构中的队列深度可以用于将rao指令引导为由较轻加载的高速缓存控制电路系统(有时被称为高速缓存和归属代理)执行。作为另一个示例，由例如图3中的高速缓存一致性协议接口(ccpi)312收集的业务量统计可以用于将rao指令引导为由较轻加载的网络节点执行。作为另一个示例，至少可以测量一些实际等待时间，并且经历超过阈值等待时间量的rao指令将在反复试验的基础上被分配给随机执行电路以改善等待时间。作为另一个示例，源自于应用的rao指令将被分配给执行该应用的处理核以供执行。这种映射可以通过将映射添加到由所述应用使用的存储器区域的页表中来实现。

rao指令类型

在一些实施例中，执行所述指令将涉及读取-修改-写入，处理器借此读取存储器位置的内容、修改被读取的数据并且将结果写回到存储器位置中。可选参数可以用于修改在修改级期间执行的操作。

存在至少两种不同类的rao指令：其唯一输出是被以原子方式更新的存储器位置的rao指令，以及也具有目的地寄存器的rao指令。存在这种差异的微架构暗示。在每种类别下，存在多个子类的rao指令。

其唯一输出是被以原子方式更新的存储器位置的rao指令可以被弱排序；由于弱排序，操作一发布给存储器系统，这种rao指令就立即被引退，而不会等待操作完成。另一方面，具有寄存器目的地的指令在核接收到数据之后引退。为此，在一些实施例中，具有寄存器目的地的指令比第一类rao指令具有更强的排序要求。

所有rao指令都采用存储器目的地和通用寄存器操作数。另外地，一些rao指令采用额外的隐含操作数(例如，在rax中)。以下表格描述了具有可选第二目的地和立即数(常数值)的一些rao指令。

表1-无寄存器目的地(即，操作码memdest(存储器目的地)，reg(寄存器))

在一些实施例中，远程原子操作指令更新存储器位置并且还将结果写入到寄存器中。

表2-具有寄存器目的地的远程原子操作(rao)指令

(即，操作码存储器目的地，[寄存器目的地]，[寄存器])

在一些实施例中，远程原子操作指令是以下各项之一：整数加法、带阈值的整数加法、整数减法、带阈值的整数减法、整数饱和加法、带下限的整数减法、逻辑与、逻辑或、逻辑异或、浮点加法、浮点减法、更新到最小值和更新到最大值、整数交换并相加、交换、比较并交换、浮点交换并相加。

rao指令格式

参照图7至图10展示和描述了根据本文中公开的实施例的rao指令的格式。

图7是框图，展示了根据一些实施例的远程原子操作的指令的格式。如所示出的，指令700包括操作码702、可选尺寸标识符704、源标识符706、目的地标识符708、以及可选的第二目的地标识符710(在具有虚线轮廓的框中示出了可选的指令字段)。

可选尺寸标识符704被示出为单独的指令操作数，但是在一些实施例中，其将被包括在每个源向量元素的分别对应于尺寸1字节、2字节、4字节或8字节的操作码前缀或后缀“b”、“w”、“d”和“q”中。在一些实施例中，可选尺寸标识符704包括在每个源向量元素的操作码中，如分别与精度水平：半精度(2字节)、单精度(4字节)、双精度(8字节)和四倍精度(16字节)相对应的前缀或后缀“h”、“s”、“d”、“q”和“e”。在其他实施例中，可选尺寸标识符704是指定源向量元素的尺寸和/或精度水平的指令参数或操作数。图8将尺寸标识符展示为操作码的一部分。

在一些实施例中，源标识符706用于指定源向量寄存器，如包括在处理器的寄存器堆中的向量寄存器。图11及其相关联说明在下文中进一步描述了处理器的寄存器堆的实施例。在一些实施例中，源标识符706用于标识存储器位置。

目的地标识符708和可选的第二目的地标识符710标识两个位置：处理器的寄存器堆的向量寄存器或存储器位置，根据本文中公开的一些实施例，将向这两个位置写入执行结果。

图8是框图，展示了根据一些实施例的远程原子操作指令的格式和可选参数。如所示出的，指令800包括操作码802、可选尺寸标识符804、源标识符806、目的地标识符808、以及可选的第二目的地标识符810。

在一些实施例中，可选尺寸标识符804被包括在每个源向量元素的操作码中，例如作为分别对应于尺寸1字节、2字节、4字节或8字节的前缀或后缀“b”、“w”、“d”和“q”。在一些实施例中，可选尺寸标识符804包括为每个源向量元素的分别与精度水平：半精度(2字节)、单精度(4字节)、双精度(8字节)和四倍精度(16字节)相对应的操作码前缀或后缀“h”、“s”、“d”和“q”和“e”中。在其他实施例中，可选尺寸标识符804是指定源向量元素的尺寸和/或精度水平的指令参数或操作数。

在一些实施例中，源标识符806用于指定源向量寄存器，如包括在处理器的寄存器堆中的向量寄存器。图11及其相关联说明在下文中进一步描述了处理器的寄存器堆的实施例。在一些实施例中，源标识符806用于标识存储器位置

目的地标识符808和可选的第二目的地标识符810用于标识两个位置：处理器的寄存器堆的向量寄存器或存储器位置，根据一些实施例，将向这两个位置写入执行结果。

指令800的格式可以指定可选参数，所述可选参数的一些示例被展示为但不限于数学运算812(例如，加法、减法、除法、乘法、模数等)、逻辑运算814(例如，与、或、与非、或非、异或、异或非、cmp等)、交换816、阈值818、以及下限820。在一些实施例中，这些可选参数被包括为操作码的一部分，或许通过下划线分开。在其他实施例中，这些参数是单独的操作数或指令字段。

在一些实施例中，执行所述指令将涉及读取-修改-写入，处理器借此读取存储器位置的内容、修改被读取的数据并且将结果写回到存储器位置中。上述可选参数可以用于修改在修改级期间执行的操作。

例如，操作码修饰符数学运算812可以是_add_，在这种情况下，处理器读取由目的地标识符808标识的位置处的数据，加上由源标识符806标识的位置处的数据，并且将结果写回到由目的地标识符808标识的位置中；并且如果指令包括可选的第二目的地标识符810，则处理器还将结果写入到由可选的第二目的地标识符810标识的位置中，所述位置可以是寄存器。

raoopmemreg指令

示例性执行

本文中详述了用于改进计算机本身的raoopmemreg指令的实施例。具体地，对raoopmemreg指令的执行可以是弱排序的，可以由处理器内的多个电路执行，并且使处理器以原子方式从存储器位置中读取数据，如由操作码指定的那样对所述数据执行操作，并且将操作的结果写回到由目的地标识符标识的位置中。

图9是框图，展示了对rao指令的执行。raoopmemreg指令902的格式包括用于以下各项的字段：操作码904(例如，助记符“raoopmemreg*”)、用于指定存储器位置的第一目的地操作数(dst1906)、用于指定寄存器的第二目的地操作数(dst2908)、以及用于指定源位置912的源标识符(src910)。如所示出的，操作码904raoopmemreg*包括星号(“*”)，所述星号表示可以添加到操作码中以控制指令的操作的后缀或前缀。

在一些实施例中，dst1指定驻留于存储器层级结构中的某个位置的高速缓存行的存储器地址：例如，在l1高速缓存中、在l2高速缓存中、在末级高速缓存(llc)中、或者在存储器中。dst2指定寄存器架构中的寄存器，例如，通用寄存器、向量寄存器、或者图13中示出的标量浮点栈寄存器堆。在一些实施例中，源标识符src910标识保持将在操作中使用的操作数的寄存器。在一些实施例中，源标识符src910标识存储器位置。

如所示出的，raoopmemreg*指令可以对标量或向量进行操作，但不限于此。在一些实施例中，dst1906、dst2908和src910以整数格式或浮点格式标识标量数据。在一些实施例中，dst1906、dst2908和src910标识由并行硬件并行操作的向量数据。

响应于具有等于raoopmemreg*的操作码904的指令，执行电路系统916首先从存储器目的地914中读取数据，其次对所述数据以及源位置912的内容执行操作(op918)，并且再次将操作的结果写回到存储器目的地中并且还写回到寄存器目的地920中。图9使用以执行顺序展示的带数字圆圈1、2和3阐明了raoopmemreg指令的执行顺序。

用于执行raoopmemreg指令的示例性硬件

图10展示了用于处理rao指令的硬件的实施例。如所展示的，存储设备1003存储待执行的raoopmemreg指令1001。

所述指令由解码电路系统1005接收。例如，解码电路系统1005从取出逻辑/电路系统接收此指令。指令1001包括用于以下各项的字段：操作码904、用于指定存储器目的地的存储器标识符、用于指定寄存器目的地的目的地寄存器标识符、以及用于指定源位置的源标识符。解码电路系统1005将所述指令解码成一个或多个操作。在一些实施例中，这种解码包括生成待由执行电路系统(如执行电路系统1009或916)执行的多个微操作。解码电路系统1005还对指令前缀(如果使用的话)进行解码。

在一些实施例中，寄存器重命名、寄存器分配和/或调度电路系统1007提供以下功能中的一项或多项：1)将逻辑操作数值重命名为物理操作数值(例如，在一些实施例中，寄存器别名表)；2)向经解码指令分配状态位和标记；以及3)调度经解码指令以供在指令池之外的执行电路系统执行(例如，在一些实施例中，使用保留站)。

寄存器(寄存器堆)和/或存储器1008将数据存储为待由执行电路系统操作的指令的操作数。示例性寄存器类型包括紧缩数据寄存器、通用寄存器和浮点寄存器。

执行电路系统1009执行经解码的raoopmemreg指令。关于图9而示出和描述了执行电路的实施例，并且所述实施例是执行电路系统1009的一个实施例。写回(引退)电路系统1011提交经解码raoopmemreg指令的执行结果。

raoopmemreg指令的示例性格式

在一些实施例中，引退/写回电路系统在架构上将目的地寄存器提交到寄存器或存储器中并且引退所述指令。

raoopmemreg指令的格式的实施例是opcode、memdst、regdst和src。在一些实施例中，raoopmemreg{b/w/d/q}是所述指令的操作码助记符。srcreg是用于标识紧缩数据源寄存器操作数的字段，dstreg是用于标识紧缩数据目的地寄存器操作数的字段。

在一些实施例中，opcode字段是完整操作码字段，如完整操作码字段1274(图12)或如1230(图12)等实际操作码字段，memdst字段是，srcreg字段是如reg1244(图12)等reg字段，dstreg字段是如1246(图12)等r/m字段。

在一些实施例中，raoopmemreg指令包括用于写入掩码寄存器操作数(k)的字段(例如，raoopmemreg{k}dstreg,src1,src2)。写入掩码用于有条件地控制每元素操作和结果更新。根据实施方式，写入掩码使用合并和归零掩码。编码有谓词(写入掩码(writemask)、写入掩码(writemask)或k寄存器)操作数的指令使用该操作数来有条件地控制每元素计算操作以及到目的地操作数的结果更新。谓词操作数被称为opmask(写入掩码)寄存器。在一些实施例中，opmask是一组尺寸为64位的架构寄存器。注意，根据这组架构寄存器，仅可以将k1至k7寻址为谓词操作数。k0可以用作常规源或目的地，但是无法被编码为谓词操作数。还注意，谓词操作数可以用于实现对具有存储器操作数(源或目的地)的一些指令的存储器故障抑制。作为谓词操作数，opmask寄存器包含用于管理对向量寄存器的每个数据元素的操作/更新的一个位。通常，opmask寄存器可以支持具有多个元素尺寸的指令：单精度浮点(float32)、整数双字(int32)、双精度浮点(float64)、整数四字(int64)。opmask寄存器的长度max_kl足以处置具有每元素一位的高达64个元素，即64位。对于给定向量长度，每个指令都基于其数据类型而仅访问所需最低有效掩码位的数量。

opmask寄存器以每元素粒度影响指令。因此，每个数据元素的任何数字或非数字操作以及到目的地操作数的中间结果的每元素更新以opmask寄存器的相应位为基础。在大多数实施例中，充当为此操作数的opmask服从以下性能：1)如果相应opmask位未被置位，则指令的操作不针对元素而执行(这暗示在被掩码掉(masked-off)的元素上的操作不引起异常或违例，并且因此，没有异常标记由于被掩码掉操作而更新)；2)如果相应的写入掩码位未被置位，则不会使用所述操作的结果更新目的地元素；相反，目的地元素至必须被保留(合并掩码)或者其必须被归零(归零掩码)；以及3)对于具有存储器操作数的一些指令，针对具有掩码位0的元素抑制存储器故障。注意，由于掩码实际上向向量寄存器目的地提供了合并行为，因此此特征提供了通用构造以实施控制流预测。作为替代方案，掩码可以用于归零而不是合并，从而使得被掩码掉的元素被更新为0而不是保留旧值。归零行为被提供用于在不需要旧值时移除对旧值暗含的依赖性。

在实施例中，指令的编码包括间接地标识存储器中多个经索引目的地位置的比例-索引-基址(sib)类型存储器寻址操作数。在一个实施例中，sib类型存储器操作数可以包括标识基地址寄存器的编码。基地址寄存器的内容可以表示存储器中根据其计算存储器中特定目的地位置的地址的基地址。例如，基地址可以是扩展向量指令的一批潜在目的地位置中第一位置的地址。在一个实施例中，sib类型存储器操作数可以包括标识索引寄存器的编码。索引寄存器的每个元素可以指定可用于根据基地址计算一批潜在位置内的对应目的地位置的地址的索引或偏移值。在一个实施例中，sib类型存储器操作数可以包括指定将在计算对应目的地地址时应用于每个索引值的比例因子的编码。例如，如果比例因子值四以sib类型存储器操作数编码，则从索引寄存器的元素处获得的每个索引值可以乘以四，并且然后加到基地址以便计算目的地地址。

在一个实施例中，具有形式vm32{x,y,z}的sib类型存储器操作数可以标识使用sib类型存储器寻址指定的存储器操作数的向量阵列。在此示例中，使用以下各项指定存储器地址的阵列：公共基寄存器、常数比例因子以及包含各自具有32位索引值的单独元素的向量索引寄存器。向量索引寄存器可以是128位寄存器(例如，xmm)寄存器(vm32x)、256位(例如，ymm)寄存器(vm32y)、或512位(例如，zmm)寄存器(vm32z)。在另一个实施例中，具有形式vm64{x,y,z}的sib类型存储器操作数可以标识使用sib类型存储器寻址指定的存储器操作数的向量阵列。在此示例中，使用以下各项指定存储器地址的阵列：公共基寄存器、常数比例因子以及包含各自具有64位索引值的单独元素的向量索引寄存器。向量索引寄存器可以是128位寄存器(例如，xmm)寄存器(vm64x)、256位(例如，ymm)寄存器(vm64y)、或512位(例如，zmm)寄存器(vm64z)。

执行raoopmemreg指令的示例性方法

图11展示了由处理器执行的用于执行rao指令的方法的实施例。例如，图10的处理器组件(如以下详述的流水线等)执行此方法。

在1101处，取出指令。例如，取出raoopmemreg指令。raoopmemreg指令包括用于以下各项的字段：操作码、用于标识存储器位置的第一目的地操作数、用于指定的第二目的地操作数、以及用于标识源的源操作数。在一些实施例中，所述指令进一步包括用于写入掩码的字段。在一些实施例中，从指令高速缓存中取出所述指令。目的地操作数指定紧缩数据向量寄存器。raoopmemreg指令的操作码指示向量寄存器元素被广播。

在1103处，所取出指令被解码。例如，所取出raoopmemreg指令被如本文中详述的解码电路系统解码。

经解码指令被调度(根据需要)。

在1107处，经解码指令由指令电路系统(如916或1009)执行。对于raoopmemreg指令，执行使执行电路系统从目的地存储器位置中读取数据、使用数据和源寄存器作为操作数来执行操作、并且将操作结果写回到目的地存储器位置中。例如，在一个实施例中，执行电路系统执行读取-修改-写入来读取存储在存储器中的标量值、将存储在寄存器中的值与标量值相加、并且将其写回到存储器位置中。在另一个实施例中，执行电路系统执行读取-修改-写入来从存储器中读取向量、将向量中的每个元素乘以存储在通用寄存器中的值、并且将向量写回到存储器中。在另一个实施例中，执行电路系统执行读取-修改-写入来从存储器中读取向量、将向量与存储在向量寄存器中的向量进行比较以标识每个元素的最大值、并且将所产生的向量写回到存储器位置中，其中，所产生的向量的每个元素设置为存储器中的向量以及向量寄存器中的向量的先前内容的最大值。

在一些实施例中，在1109处，提交或引退所述指令。

指令集

指令集包括一种或多种指令格式。给定指令格式限定各个字段(位的数目、位的位置)以便在其他事物中指定有待执行的操作(操作码)以及对其有待执行所述操作的所述(多个)操作数。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，isa的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性add(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该add指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。

示例性指令格式

本文描述的所述(多个)指令的实施例能够以不同的格式实现。另外，以下详述示例性系统、架构、以及流水线。所述(多个)指令的实施例可以在这样的系统、架构、以及流水线上执行，但不限于所详述的实施例。

vex指令格式

vex编码允许指令具有多于两个的操作数，并且允许simd向量寄存器长于128位。vex前缀的使用提供了三个操作数(或更多)的语法。例如，以前的两个操作数指令执行诸如a＝a+b的操作，这重写了源操作数。使用vex前缀允许操作数执行诸如a＝b+c的非破坏性操作。

图12展示了包括vex前缀1202、实际操作码字段1230、modr/m字节1240、sib字节1250、移位字段1262以及imm81272的avx指令格式。图12b展示了图12中的哪些字段组成完整的操作码字段1274和基址操作字段1242。图12c展示了图12中哪些字段组成寄存器索引字段1244。

vex前缀(字节0-2)1202以三字节形式编码。第一字节是格式字段1240(vex字节0，位[7：0])，所述格式字段包含明确的c4字节值(用于区分c4指令格式的唯一值)。第二和第三字节(vex字节1-2)包括提供特定能力的多个位字段。具体地，rex字段1205(vex字节1，位[7-5])由vex.r位字段(vex字节1，位[7]-r)、vex.x位字段(vex字节1，位[6]-x)和vex.b位字段(vex字节1，位[5]-b)组成。所述指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，从而使得可通过增加vex.r、vex.x和vex.b来形成rrrr、xxxx和bbbb。操作码映射字段1215(vex字节1，位[4：0]-mmmmm)包括用于对隐含的前导操作码字节进行编码的内容。w字段1264(vex字节2，位[7]-w)用符号vex.w表示，并且根据指令提供不同的功能。vex.vvvv1220(vex字节2，位[6：3]-vvvv)的作用可以包括以下内容：1)vex.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有2个或更多个源操作数的指令有效；2)vex.vvvv对目的地寄存器操作数进行编码，对于某些向量移位以1补码形式指定；或者3)vex.vvvv不对任何操作数进行编码，所述字段被保留并且应包含1111b。如果vex.l1268尺寸字段(vex字节2，位[2]-l)＝0，则vex.l表示128位向量；如果vex.l＝1，则vex.l表示256位向量。前缀编码字段1225(vex字节2，位[1：0]-pp)为基址操作字段提供附加位。

实际操作码字段1230(字节3)也称为操作码字节。在此字段中指定所述操作码的一部分。

modr/m字段1240(字节4)包括mod字段1242(位[7-6])、reg字段1244(位[5-3])、以及r/m字段1246(位[2-0])。reg字段1244的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(rrrr的rrr)进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。r/m字段1246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(sib)－比例字段1250(字节5)的内容包括用于存储器地址生成的ss1252(位[7-6])。先前已经针对寄存器索引xxxx和bbbb参考了sib.xxx1254(位[5-3])和sib.bbb1256(位[2-0])的内容。

移位字段1262和立即数字段(imm8)1272包含数据。

示例性寄存器架构

图13是根据本发明的一个实施例的寄存器架构1300的框图。在所展示的实施例中，有32个512位宽的向量寄存器1310；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。

通用寄存器1325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称rax、rbx、rcx、rdx、rbp、rsi、rdi、rsp以及r8到r15来引用。

标量浮点栈寄存器堆(x87栈)1345，在其上面重叠了mmx紧缩整数平坦寄存器堆1350——在所展示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用mmx寄存器来对64位紧缩整数数据执行操作，以及为在mmx与xmm寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)cpu，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与cpu分开的芯片上的协处理器；2)在与cpu相同的封装中但在分开的管芯上的协处理器；3)与cpu在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的cpu(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。本文中详述的是包括示例性核、处理器等的电路(单元)。

示例性核架构

有序和乱序核框图

图14a是展示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图14b是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图14a-图14b中的实线框展示有序流水线和有序核，而虚线框的任选增加展示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图14a中，处理器流水线1400包括取出级1402、长度解码级1404、解码级1406、分配级1408、重命名级1410、调度(也被称为分派或发布)级1412、寄存器读取/存储器读取级1414、执行级1416、写回/存储器写入级1418、异常处置级1422和提交级1424。

图14b示出处理器核1490，该处理器核1490包括前端单元1430，该前端单元1430耦合到执行引擎单元1450，并且前端单元1430和执行引擎单元1450两者都耦合到存储器单元1470。核1490可以是精简指令集计算(risc)核、复杂指令集计算(cisc)核、超长指令字(vliw)核、或混合或替代的核类型。作为又一选项，核1490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(gpgpu)核、图形核，等等。

前端单元1430包括分支预测单元1432，该分支预测单元1432耦合到指令高速缓存单元1434，该指令高速缓存单元1434耦合到指令转换后备缓冲器(tlb)1436，该指令转换后备缓冲器1436耦合到指令取出单元1438，该指令取出单元1438耦合到解码单元1440。解码单元1440(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(pla)、微代码只读存储器(rom)等。在一个实施例中，核1490包括存储用于某些宏指令的微代码的微代码rom或其他介质(例如，在解码单元1440中，或以其他方式在前端单元1430内)。解码单元1440耦合到执行引擎单元1450中的重命名/分配器单元1452。

执行引擎单元1450包括重命名/分配器单元1452，该重命名/分配器单元1452耦合到引退单元1454和一个或多个调度器单元的集合1456。(多个)调度器单元1456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1456耦合到(多个)物理寄存器堆单元1458。(多个)物理寄存器堆单元1458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1458由引退单元1454重叠，以展示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1454和(多个)物理寄存器堆单元1458耦合到(多个)执行集群1460。(多个)执行集群1460包括一个或多个执行单元的集合1462以及一个或多个存储器访问单元的集合1464。执行单元1462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1456、(多个)物理寄存器堆单元1458和(多个)执行集群1460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1464耦合到存储器单元1470，该存储器单元1470包括数据tlb单元1472，该数据tlb单元1472耦合到数据高速缓存单元1474，该数据高速缓存单元1474耦合到第二级(l2)高速缓存单元1476。在一个示例性实施例中，存储器访问单元1464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1470中的数据tlb单元1472。指令高速缓存单元1434还耦合到存储器单元1470中的第二级(l2)高速缓存单元1476。l2高速缓存单元1476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1400：1)指令取出1438执行取出级1402和长度解码级1404；2)解码单元1440执行解码级1406；3)重命名/分配器单元1452执行分配级1408和重命名级1410；4)(多个)调度器单元1456执行调度级1412；5)(多个)物理寄存器堆单元1458和存储器单元1470执行寄存器读取/存储器读取级1414；执行集群1460执行执行级1416；6)存储器单元1470和(多个)物理寄存器堆单元1458执行写回/存储器写入级1418；7)各单元可牵涉到异常处置级1422；以及8)引退单元1454和(多个)物理寄存器堆单元1458执行提交级1424。

核1490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的mips技术公司的mips指令集；加利福尼亚州桑尼维尔市的arm控股公司的arm指令集(具有诸如neon的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1490包括用于支持紧缩数据指令集扩展(例如，avx1、avx2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所展示的处理器的实施例还包括分开的指令和数据高速缓存单元1434/1474以及共享的l2高速缓存单元1476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(l1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图15a-图15b展示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器i/o接口和其他必要的i/o逻辑进行通信。

图15a是根据本发明的实施例的单个处理器核以及它至环形网络1502(例如，管芯上互连网络)的连接及其第二级(l2)高速缓存的本地子集1504的框图。在一个实施例中，指令解码器1500支持具有紧缩数据指令集扩展的x86指令集。l1高速缓存1506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1508和向量单元1510使用分开的寄存器集合(分别为标量寄存器1512和向量寄存器1514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(l1)高速缓存1506读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

l2高速缓存的本地子集1504是全局l2高速缓存的一部分，该全局l2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的l2高速缓存的本地子集1504的直接访问路径。由处理器核读取的数据被存储在其l2高速缓存子集1504中，并且可以与其他处理器核访问其自身的本地l2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的l2高速缓存子集1504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、l2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。在一些实施例中，每个环形数据路径为每个方向1012位宽。

图15b是根据本发明的实施例的图15a中的处理器核的一部分的展开图。图15b包括l1高速缓存1504的l1数据高速缓存1506a部分，以及关于向量单元1510和向量寄存器1514的更多细节。具体地，向量单元1510是16宽向量处理单元(vpu)(见16宽alu1528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该vpu通过混合单元1520支持对寄存器输入的混合，通过数值转换单元1522a-b支持数值转换，并且通过复制单元1524支持对存储器输入的复制。

具有集成存储器控制器和图形器件的处理器

图16是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图。图16中的实线框展示具有单个核1602a、系统代理1610、一个或多个总线控制器单元的集合1616的处理器1600，而虚线框的任选增加展示具有多个核1602a-n、系统代理单元1610中的一个或多个集成存储器控制器单元的集合1614以及专用逻辑1608的替代处理器1600。

因此，处理器1600的不同实现可包括：1)cpu，其中专用逻辑1608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1602a-n是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1602a-n是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1602a-n是大量通用有序核。因此，处理器1600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、gpgpu(通用图形处理单元)、高吞吐量的集成众核(mic)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，bicmos、cmos、或nmos)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核1404a-n内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合1606、以及耦合到集成存储器控制器单元的集合1614的外部存储器(未示出)。共享高速缓存单元的集合1606可包括一个或多个中间级别的高速缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)或其他级别的高速缓存、末级高速缓存(llc)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1612将集成图形逻辑1608、共享高速缓存单元的集合1606以及系统代理单元1610/(多个)集成存储器控制器单元1614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1606与核1602a-n之间维持一致性。

在一些实施例中，一个或多个核1602a-n能够实现多线程化。系统代理1610包括协调和操作核1602a-n的那些部件。系统代理单元1610可包括例如功率控制单元(pcu)和显示单元。pcu可以是对核1602a-n以及集成图形逻辑1608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1602a-n在架构指令集方面可以是同构的或异构的；即，核1602a-n中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图17-20是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图17，所示出的是根据本发明一个实施例的系统1700的框图。系统1700可以包括一个或多个处理器1710、1715，这些处理器耦合到控制器中枢1720。在一个实施例中，控制器中枢1720包括图形存储器控制器中枢(gmch)1790和输入/输出中枢(ioh)1750(其可以在分开的芯片上)；gmch1790包括存储器和图形控制器，存储器1740和协处理器1745耦合到该存储器和图形控制器；ioh1750将输入/输出(i/o)设备1760耦合到gmch1790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1740和协处理器1745直接耦合到处理器1710，并且控制器中枢1720与ioh1750处于单个芯片中。

附加的处理器1715的任选性在图17中通过虚线来表示。每一处理器1710、1715可包括本文中描述的处理核中的一个或多个，并且可以是处理器1600的某一版本。

存储器1740可以是例如动态随机存取存储器(dram)、相变存储器(pcm)或这两者的组合。对于至少一个实施例，控制器中枢1720经由诸如前端总线(fsb)之类的多分支总线、点对点接口、或者类似的连接1795来与(多个)处理器1710、1715进行通信。

在一个实施例中，协处理器1745是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。在一个实施例中，控制器中枢1720可以包括集成图形加速器。

在物理资源1710、1715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1710将这些协处理器指令识别为具有应当由附连的协处理器1745执行的类型。因此，处理器1710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1745。(多个)协处理器1745接受并执行所接收的协处理器指令。

现在参见图18，所示出的是根据本发明的实施例的第一更具体的示例性系统1800的框图。如图18中所示，多处理器系统1800是点对点互连系统，并且包括经由点对点互连1850耦合的第一处理器1870和第二处理器1880。处理器1870和1880中的每一个都可以是处理器1600的某一版本。在本发明的一个实施例中，处理器1870和1880分别是处理器1810和1715，而协处理器1838是协处理器1745。在另一实施例中，处理器1870和1880分别是处理器1710和协处理器1745。

处理器1870和1880示出为分别包括集成存储器控制器(imc)单元1872和1882。处理器1870还包括作为其总线控制器单元的一部分的点对点(p-p)接口1876和1878；类似地，第二处理器1880包括p-p接口1886和1888。处理器1870、1880可以经由使用点对点(p-p)接口电路1878、1888的p-p接口1850来交换信息。如图18中所示，imc1872和1882将处理器耦合到相应的存储器，即存储器1832和存储器1834，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1870、1880可各自经由使用点对点接口电路1876、1894、1886、1898的各个p-p接口1852、1854来与芯片组1890交换信息。芯片组1890可以任选地经由高性能接口1839来与协处理器1838交换信息。在一个实施例中，协处理器1838是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由p-p互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1890可以经由接口1896耦合到第一总线1816。在一个实施例中，第一总线1816可以是外围部件互连(pci)总线或诸如pci快速总线或另一i/o互连总线之类的总线，但是本发明的范围不限于此。

如图18中所示，各种i/o设备1814可连同总线桥1818一起耦合到第一总线1816，该总线桥1818将第一总线1816耦合到第二总线1820。在一个实施例中，诸如协处理器、高吞吐量mic处理器、gpgpu、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1815耦合到第一总线1816。在一个实施例中，第二总线1820可以是低引脚数(lpc)总线。在一个实施例中，各种设备可耦合到第二总线1820，这些设备包括例如键盘和/或鼠标1822、通信设备1827以及存储单元1828，该存储单元1828诸如可包括指令/代码和数据1830的盘驱动器或者其他大容量存储设备。此外，音频i/o1824可以被耦合到第二总线1820。注意，其他架构是可能的。例如，代替图18的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图19，示出的是根据本发明的实施例的第二更具体的示例性系统1700的框图。图18和19中的类似元件使用类似的附图标记，并且从图19中省略了图18的某些方面以避免混淆图19的其他方面。

图19展示处理器1870、1880可分别包括集成存储器和i/o控制逻辑(“cl”)1872和1882。因此，cl1872、1882包括集成存储器控制器单元，并包括i/o控制逻辑。图19展示不仅存储器1832、1834耦合到cl1872、1882，而且i/o设备1914也耦合到控制逻辑1872、1882。传统i/o设备1715被耦合到芯片组1890。

现在参考图20，示出的是根据本发明的实施例的芯片上系统(soc)1800的框图。图16中的类似要素使用类似的附图标记。另外，虚线框是更先进的soc上的任选的特征。在图20中，(多个)互连单元2002被耦合到：应用处理器1810，其包括一个或多个核的集合1602a-n的集合、高速缓存单元1604a-n以及(多个)共享高速缓存单元1606；系统代理单元1610；(多个)总线控制器单元1616；(多个)集成存储器控制器单元1614；一个或多个协处理器的集合2020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(sram)单元2030；直接存储器访问(dma)单元2032；以及用于耦合到一个或多个外部显示器的显示单元2040。在一个实施例中，(多个)协处理器2020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、gpgpu、高吞吐量mic处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图18中展示的代码1830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(dsp)、微控制器、专用集成电路(asic)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“ip核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(cd-rom)、可重写紧致盘(cd-rw)以及磁光盘；半导体器件，诸如，只读存储器(rom)、诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、闪存、电可擦除可编程只读存储器(eeprom)；相变存储器(pcm)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(hdl)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图21是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所展示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图21示出可使用第一编译器2104来编译高级语言2102形式的程序，以生成可由具有至少一个第一指令集核的处理器2116原生执行的第一二进制代码(例如，x86)2106。在一些实施例中，具有至少一个第一指令集核的处理器2116表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。第一编译器2104表示可操作用于生成第一指令集的二进制代码2106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个第一指令集核的处理器2116上执行。类似地，图21示出可以使用替代的指令集编译器2108来编译高级语言2102形式的程序，以生成可以由不具有至少一个第一指令集核的处理器2114(例如，具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核的处理器)原生执行的替代的指令集二进制代码2110。指令转换器2112用于将第一二进制代码2106转换成可以由不具有第一指令集核的处理器2114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2112通过仿真、模拟或任何其他过程来表示允许不具有第一指令集处理器或核的处理器或其他电子设备执行第一二进制代码2106的软件、固件、硬件或其组合。

进一步示例

示例1提供了一种以原子方式且以弱排序执行指令的方法，所述方法包括：由取出电路系统从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符；由解码电路系统对所取出指令进行解码，以及由执行电路系统按照一定顺序关于其他指令而乱序执行所述经解码指令，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写入到由所述目的地标识符标识的所述位置中。

示例2包括如示例1所述的示例性方法的实质内容，其中，所述执行电路系统是处理器内的一个或多个电路的一部分，所述多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器；以及耦合至所述多个核中的至少一个的至少一个高速缓存控制电路，有时被称为高速缓存和归属代理(cha)。

示例3包括如示例2所述的示例性方法的实质内容，其中，所述方法进一步包括：由调度电路在所述多个电路之一中选择用于执行所述指令的执行电路，其中，所述多个电路中的至少一个用于生成指示测得的功率和性能状态的启发，并且其中，所述调度电路使用所述启发来选择所述执行电路。

示例4包括如示例3所述的示例性方法的实质内容，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

示例5包括如示例4所述的示例性方法的实质内容，其中，所述指令进一步包括用于建议所述多个电路中的哪个电路将执行所述经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

示例6包括如示例1所述的示例性方法的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：整数加法、整数减法、整数交换并相加、浮点加法、浮点减法、以及浮点交换并相加。

示例7包括如示例1所述的示例性方法的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：饱和加法、带阈值的加法、带下限的减法、带阈值的减法、逻辑操作、交换、比较并交换、更新到最小值、更新到最小值并交换、更新到最大值、以及更新到最大值并交换。

示例8包括如示例1至7中任一项所述的示例性方法的实质内容，其中，所述取出电路系统、所述解码电路系统和所述执行电路系统进一步用于根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

示例9包括如示例1至7中任一项所述的示例性方法的实质内容，其中，所述指令包括用于标识寄存器的第二目的地标识符，并且其中，所述执行电路系统进一步用于将所述操作的所述结果写入到所述寄存器中。

示例10包括如示例1至7中任一项所述的示例性方法的实质内容，进一步包括具有多个页表条目的页表，每个页表条目用于存储相关联存储器页的虚拟地址与物理地址之间的映射，其中，每个页表条目进一步用于指定是否对所述相关联存储器页的远程原子操作进行弱排序。

示例11提供了一种用于以原子方式且以弱排序执行指令的系统，所述系统包括：存储器和处理器，所述处理器包括：取出电路系统，用于从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符；解码电路系统，用于对所取出指令进行解码；以及执行电路系统，用于按照一定顺序关于其他指令而乱序执行所述经解码指令，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写入到由所述目的地标识符标识的所述位置中。

示例12包括如示例11所述的示例性系统的实质内容，其中，所述执行电路系统是所述处理器内的一个或多个电路的一部分，所述多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器；以及耦合至所述多个核中的至少一个的至少一个高速缓存控制电路。

示例13包括如示例12所述的示例性系统的实质内容，其中，所述处理器进一步包括用于在所述多个电路之一中选择用于执行所述指令的执行电路的调度电路，其中，所述多个电路中的至少一个用于生成指示测得的功率和性能状态的启发，并且其中，所述调度电路使用所述启发来选择所述执行电路。

示例14包括如示例13所述的示例性系统的实质内容，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

示例15包括如示例14所述的示例性系统的实质内容，其中，所述指令进一步包括用于建议所述多个电路中的哪个电路将执行所述经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

示例16包括如示例11所述的示例性系统的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：整数加法、整数减法、整数交换并相加、浮点加法、浮点减法、以及浮点交换并相加。

示例17包括如示例11所述的示例性系统的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：饱和加法、带阈值的加法、带下限的减法、带阈值的减法、逻辑操作、交换、比较并交换、更新到最小值、更新到最小值并交换、更新到最大值、以及更新到最大值并交换。

示例18包括如示例11至17中任一项所述的示例性系统的实质内容，其中，所述取出电路系统、所述解码电路系统和所述执行电路系统进一步用于根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

示例19包括如示例11至17中任一项所述的示例性系统的实质内容，其中，所述指令包括用于标识寄存器的第二目的地标识符，并且其中，所述执行电路系统进一步用于将所述操作的所述结果写入到所述寄存器中。

示例20包括如示例11至17中任一项所述的示例性系统的实质内容，进一步包括具有多个页表条目的页表，每个页表条目用于存储相关联存储器页的虚拟地址与物理地址之间的映射，其中，每个页表条目进一步用于指定是否对所述相关联存储器页的远程原子操作进行弱排序。

示例21提供了一种用于以原子方式且以弱排序执行指令的设备，所述设备包括：用于从代码存储设备中取出所述指令的装置，所述指令包括操作码、源标识符和目的地标识符；用于对所取出指令进行解码的装置；以及用于按照一定顺序关于其他指令而乱序执行所述经解码指令的装置，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写入到由所述目的地标识符标识的所述位置中。

示例22包括如示例21所述的示例性设备的实质内容，其中，所述用于执行的装置是所述设备内的一个或多个电路的一部分，所述多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器；以及耦合至所述多个核中的至少一个的至少一个高速缓存控制电路。

示例23包括如示例22所述的示例性设备的实质内容，进一步包括用于在所述多个电路之一中选择用于执行所述指令的执行电路的装置，其中，所述多个电路中的至少一个用于生成指示测得的功率和性能状态的启发，并且其中，所述用于选择的装置使用所述启发来选择所述执行电路。

示例24包括如示例23所述的示例性设备的实质内容，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

示例25包括如示例24所述的示例性设备的实质内容，其中，所述指令进一步包括用于建议所述多个电路中的哪个电路将执行所述经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

示例26包括如示例21所述的示例性设备的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：整数加法、整数减法、整数交换并相加、浮点加法、浮点减法、以及浮点交换并相加。

示例27包括如示例21所述的示例性设备的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：饱和加法、带阈值的加法、带下限的减法、带阈值的减法、逻辑操作、交换、比较并交换、更新到最小值、更新到最小值并交换、更新到最大值、以及更新到最大值并交换。

示例28包括如示例21至27中任一项所述的示例性设备的实质内容，其中，所述用于取出的装置、所述用于解码的装置以及所述用于执行的装置进一步用于根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

示例29包括如示例21至27中任一项所述的示例性设备的实质内容，其中，所述指令包括用于标识寄存器的第二目的地标识符，并且其中，所述用于执行的装置进一步用于将所述操作的所述结果写入到所述寄存器中。

示例30包括如示例21至27中任一项所述的示例性设备的实质内容，进一步包括具有多个页表条目的页表，每个页表条目用于存储相关联存储器页的虚拟地址与物理地址之间的映射，其中，每个页表条目进一步用于指定是否对所述相关联存储器页的远程原子操作进行弱排序。

示例31提供了一种包含指令的非暂态机器可读介质，所述指令当被处理器执行时使所述处理器：由取出电路系统从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符；由解码电路系统对所取出指令进行解码，并且由执行电路系统按照一定顺序关于其他指令而乱序执行所述经解码指令，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写入到由所述目的地标识符标识的所述位置中。

示例32包括如示例31所述的示例性非暂态机器可读介质的实质内容，其中，所述执行电路系统是所述处理器内的一个或多个电路的一部分，所述多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器；以及耦合至所述多个核中的至少一个的至少一个高速缓存控制电路。

示例33包括如示例32所述的示例性非暂态机器可读介质的实质内容，其中，所述处理器进一步用于由调度电路在所述多个电路之一中选择用于执行所述指令的执行电路，其中，所述多个电路中的至少一个用于生成指示测得的功率和性能状态的启发，并且其中，所述调度电路使用所述启发来选择所述执行电路。

示例34包括如示例33所述的示例性非暂态机器可读介质的实质内容，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

示例35包括如示例34所述的示例性非暂态机器可读介质的实质内容，其中，所述指令进一步包括用于建议所述多个电路中的哪个电路将执行所述经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

示例36包括如示例31所述的示例性非暂态机器可读介质的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：整数加法、整数减法、整数交换并相加、浮点加法、浮点减法、以及浮点交换并相加。

示例37包括如示例31所述的示例性非暂态机器可读介质的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：饱和加法、带阈值的加法、带下限的减法、带阈值的减法、逻辑操作、交换、比较并交换、更新到最小值、更新到最小值并交换、更新到最大值、以及更新到最大值并交换。

示例38包括如示例31至37中任一项所述的示例性非暂态机器可读介质的实质内容，其中，所述取出电路系统、所述解码电路系统和所述执行电路系统进一步用于根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

示例39包括如示例31至37中任一项所述的示例性非暂态机器可读介质的实质内容，其中，所述指令包括用于标识寄存器的第二目的地标识符，并且其中，所述执行电路系统进一步用于将所述操作的所述结果写入到所述寄存器中。

示例40包括如示例31至37中任一项所述的示例性非暂态机器可读介质的实质内容，进一步包括具有多个页表条目的页表，每个页表条目用于存储相关联存储器页的虚拟地址与物理地址之间的映射，其中，每个页表条目进一步用于指定是否对所述相关联存储器页的远程原子操作进行弱排序。

示例41提供了一种用于以原子方式且以弱排序执行指令的处理器，所述处理器包括：取出电路系统，用于从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符；解码电路系统，用于对所取出指令进行解码；以及执行电路系统，用于按照一定顺序关于其他指令而乱序执行所述经解码指令，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写入到由所述目的地标识符标识的所述位置中。

示例42包括如示例41所述的示例性处理器的实质内容，其中，所述执行电路系统是所述处理器内的一个或多个电路的一部分，所述多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器；以及耦合至所述多个核中的至少一个的至少一个高速缓存控制电路。

示例43包括如示例42所述的示例性处理器的实质内容，其中，所述处理器进一步包括用于在所述多个电路之一中选择用于执行所述指令的执行电路的调度电路，其中，所述多个电路中的至少一个用于生成指示测得的功率和性能状态的启发，并且其中，所述调度电路使用所述启发来选择所述执行电路。

示例44包括如示例43所述的示例性处理器的实质内容，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

示例45包括如示例44所述的示例性处理器的实质内容，其中，所述指令进一步包括用于建议所述多个电路中的哪个电路将执行所述经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

示例46包括如示例41所述的示例性处理器的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：整数加法、整数减法、整数交换并相加、浮点加法、浮点减法、以及浮点交换并相加。

示例47包括如示例41所述的示例性处理器的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：饱和加法、带阈值的加法、带下限的减法、带阈值的减法、逻辑操作、交换、比较并交换、更新到最小值、更新到最小值并交换、更新到最大值、以及更新到最大值并交换。

示例48包括如示例41至47中任一项所述的示例性处理器的实质内容，其中，所述取出电路系统、所述解码电路系统和所述执行电路系统进一步用于根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

示例49包括如示例41至47中任一项所述的示例性处理器的实质内容，其中，所述指令包括用于标识寄存器的第二目的地标识符，并且其中，所述执行电路系统进一步用于将所述操作的所述结果写入到所述寄存器中。

示例50包括如示例41至47中任一项所述的示例性处理器的实质内容，进一步包括具有多个页表条目的页表，每个页表条目用于存储相关联存储器页的虚拟地址与物理地址之间的映射，其中，每个页表条目进一步用于指定是否对所述相关联存储器页的远程原子操作进行弱排序。

示例51提供了一种用于以原子方式且以弱排序执行指令的设备，所述设备包括：取出电路系统，用于从代码存储设备中取出所述指令，所述指令包括操作码、源标识符和目的地标识符：解码电路系统，用于对所取出指令进行解码；以及执行电路系统，用于按照一定顺序关于其他指令而乱序执行所述经解码指令，所述顺序被选择为优化等待时间、吞吐量、功率和性能中的至少一项，其中，所述执行包括：以原子方式从由所述目的地标识符标识的位置中读取数据；如所述操作码指定的那样对所述数据执行操作，所述操作将使用由所述源标识符标识的源操作数；以及将所述操作的结果写入到由所述目的地标识符标识的所述位置中。

示例52包括如示例51所述的示例性设备的实质内容，其中，所述执行电路系统是所述设备内的一个或多个电路的一部分，所述多个电路包括：至少多个核；用于对所述多个核中的至少一个的私有高速缓存进行控制的私有高速缓存控制器；用于对有待在所述多个核中的两个或更多个当中共享的高速缓存进行控制的共享高速缓存控制器；用于对来自所述多个核中的两个或更多个的存储器访问进行控制的存储器控制器；以及耦合至所述多个核中的至少一个的至少一个高速缓存控制电路。

示例53包括如示例52所述的示例性设备的实质内容，其中，所述设备进一步包括用于在所述多个电路之一中选择用于执行所述指令的执行电路的调度电路，其中，所述多个电路中的至少一个用于生成指示测得的功率和性能状态的启发，并且其中，所述调度电路使用所述启发来选择所述执行电路。

示例54包括如示例53所述的示例性设备的实质内容，其中，所述多个电路进一步包括协处理器和硬件加速器中的至少一个。

示例55包括如示例54所述的示例性设备的实质内容，其中，所述指令进一步包括用于建议所述多个电路中的哪个电路将执行所述经解码指令的提示，其中，所述提示包括以下各项中的至少一项：操作码前缀、操作码后缀、立即数、以及用于标识寄存器的寄存器标识符。

示例56包括如示例51所述的示例性设备的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：整数加法、整数减法、整数交换并相加、浮点加法、浮点减法、以及浮点交换并相加。

示例57包括如示例51所述的示例性设备的实质内容，其中，所述操作是至少包括以下各项的多个操作之一：饱和加法、带阈值的加法、带下限的减法、带阈值的减法、逻辑操作、交换、比较并交换、更新到最小值、更新到最小值并交换、更新到最大值、以及更新到最大值并交换。

示例58包括如示例51至57中任一项所述的示例性处理器设备的实质内容，其中，所述取出电路系统、所述解码电路系统和所述执行电路系统进一步用于根据更强排序的存储器模型来有序取出、解码并执行多个强排序指令。

示例59包括如示例51至57中任一项所述的示例性设备的实质内容，其中，所述指令包括用于标识寄存器的第二目的地标识符，并且其中，所述执行电路系统进一步用于将所述操作的所述结果写入到所述寄存器中。

示例60包括如示例51至57中任一项所述的示例性设备的实质内容，进一步包括具有多个页表条目的页表，每个页表条目用于存储相关联存储器页的虚拟地址与物理地址之间的映射，其中，每个页表条目进一步用于指定是否对所述相关联存储器页的远程原子操作进行弱排序。