一种多FPGA的多通道采集系统的波形量化同步方法与流程

本发明属于数据采集技术领域，更为具体地讲，涉及一种多fpga的多通道采集系统的波形量化同步方法。

背景技术

多通道采集系统广泛应用在各种工业以及商业领域当中，特别是在测试领域，往往需要获取通道间信号的相位关系，这就使得采集系统不但具有获取通道本身信号信息的能力，还能获取通道间的相关性信息。这就需要对多通道的采集系统进行同步处理。同步处理后的采集系统，同一信号输入两个通道后的采集数据之间没有相位差。

fpga(field-programmablegatearray)作为一种实时处理的的器件，其高性能，高集成度，高灵活性以及低密度的特点，为高速采集系统提供了强大的支持。随着电子信息技术的不断发展，各类产品和项目对高速采集系统性能的要求越来越高，传统的单adc+单fpga已经不能满足高速采集系统的指标要求，单片adc的采样率往往不能满足采集系统的要求，搭建高速采集系统往往需要多片adc共同搭建以提高整个系统的采样率，多片adc的使用导致一片fpga内部往往会出现资源不够的现象，出于对目前的硬件制造水平和成本控制的考虑，采集系统往往要使用多adc+多fpga的系统结构，但这种结构为采集系统的波形量化同步带来了困难。

技术实现要素：

本发明的目的在于克服现有技术的不足，提供一种多fpga的多通道采集系统的波形量化同步方法，实现多adc+多fpga架构下的多通道采集系统波形量化的同步，从而保证了不同adc在同时量化同一个模拟信号的时，具有同相位的量化输出。

为实现上述发明目的，本发明一种多fpga的多通道采集系统的波形量化同步方法，其特征在于，包括以下步骤：

(1)、dsp生成第一片adc1的复位信号sync1_dsp，并将sync1_dsp作为硬件复位信号发送给第一片adc1对其进行复位，使第一片adc1产生数据同步时钟信号dclk1，同时通过互联线连接到fpga2的io口；

(2)、待第一片adc1复位完成后，dsp产生第2片adc2的异步复位信号sync2_dsp发送到fpga2，再利用fpga2中d触发器将dsp发送的异步复位信号sync2_dsp同步到dclk1时钟域下，产生dclk1时钟域下adc2的同步复位信号sync2；

(3)、判断异步复位信号sync2_dsp是否处于dclk1时钟域下的亚稳态区间，如果处于，则进入步骤(4)，否则进入步骤(5)；

(4)、调节延迟模块的延迟值

增大fpga2中输入/输出延迟单元的延迟值，从而改变fpga2输入端口的延迟，使dsp发送的异步复位信号sync2_dsp不要落入adc1的数据同步时钟dclk1的亚稳态区间内，再返回步骤(3)；

(5)、adc复位

将fpga2中d触发器产生的同步复位信号sync2作为adc2的硬件复位信号，通过fpga2的io口发送到adc2的复位端口并进行复位，待复位完成后，产生adc2的数据同步时钟dclk2，并接入至fpga3的io口，再返回步骤(2)；

然后依次类推，对adc3进行复位操作，直至所有adci均完成复位，i＝1,2,…,m，m为adc个数；

(6)、软件校正固定相位差

将信号源信号经过功分器，用两根完全等长的同轴线接入采集系统的两片adc中，以第一片adc为基准，调节软件中数据接收缓存区的丢点数，使两片adc输出波形完全重合，即完成两片adc间固定相位差的校正，依次校准各个adc，逐一消除adc之间固定的相位差，完成整个系统的波形量化同步。

本发明的发明目的是这样实现的：

本发明一种多fpga的多通道采集系统的波形量化同步方法，通过dsp先生成第一片adc的复位信号，并对其硬件复位，然后dsp依次产生下一片adc的异步复位信号，再通过d触发器将每一片adc的异步复位信号同步到上一片adc的数据同步时钟域下，产生出该时钟域下的同步复位信号，然后调节fpga中的输入/输出延迟单元，使得异步复位信号不要处在上一片adc数据同步时钟域下的亚稳态区间，再通过同步复位信号对adc进行复位，最后校正各个adc间的固定相位差，完成波形量化同步。

同时，本发明一种多fpga的多通道采集系统的波形量化同步方法还具有以下有益效果：

(1)、本发明复位第一片adc时不需要考虑异步复位信号是否处于adc1的亚稳态区间内，只需要保证其他adc与第一片adc复位结果具有相同相位即可。

(2)、本发明无需增加额外的硬件，只需要dsp+fpga的结构就可以实现adc的量化同步过程，降低了研发的复杂度，节省了研发成本。

附图说明

图1是adc复位时序图；

图2是adc同步复位的简化模型图；

图3是两片adc不同步复位的时序图；

图4是一种多fpga的多通道采集系统的波形量化同步原理图；

图5是寄存器亚稳态时间窗示意图；

图6是亚稳态影响d触发器输出信号的示意图；

图7是三片adc复位同步时序图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

adc量化同步是采集系统设计中十分重要的一项任务，它是整个采集系统同步的先决条件，特别是对于时间并行交替采样(tiadc)系统。tiadc技术是将同一信号别分送入多片adc进行采样，并在数字后端对采样点进行拼合将波形复原，以提高采集系统的采样率。其中，多片adc的采样时钟具有固定的相位差。因此对于tiadc系统而言，adc之间的量化输出必须具有固定的相位差，否则将会影响后端数据的拼合，最终导致无法将原波形复原。

adc量化输出与模拟信号的关系如图1所示，在图1中，xin为adc模拟输入，sclk为adc的采样时钟，sync为adc的复位信号，data和dclk分别为adc的量化数据输出以及数据同步时钟。复位信号sync到来后，数据同步时钟dclk被强制拉低，此时输出数据data不再发生变化，经过数据准备延迟(trdr)后将模拟信号的n点同步到数据同步时钟dclk上，最后经过数据输出延迟(tdr)+流水线延迟(pipelinedelay)后输出同步后的dclk和data。其中tdr、pipelinedelay以及trdr均为固定延迟，且均由adc器件所决定。

根据上述对adc复位的时序分析可以看出，adc复位的时序直接影响adc量化输出的时序，adc复位信号与采集输出的数据之间具有固定的延迟，因此不同adc之间的复位信号相位关系将直接影响adc之间的量化输出相位关系，由于采样数据与dclk时钟是严格同步的，因此对dclk时序特性的分析就可以分析adc采样数据的同步问题，从而将adc量化同步问题转换为adc复位同步问题，得到图2所示的简化模型。

因此，当多片adc不能同时响应相同的复位信号，adc之间的采样输出便产生了不同步的现象，adc不同步现象时序图如图3所示。

如图3所示，以两片adc复位为例，两片adc的复位信号sync1和sync2相差一个sclk时钟，导致两片adc输出的数据同步时钟dclk1和dclk2相差一个sclk时钟周期，同时两片adc数据输出相差了一个采样点，引入了偏差。

adc复位同步的关键在于保证多片adc同时响应一个复位信号，因此，需要保证多片adc信号的同源性以及避免adc复位信号响应出现亚稳态。

一种多fpga的多通道采集系统的波形量化同步原理图如图4所示。其中dsp为后端数字处理芯片，承担整个系统的计算以及控制任务，pll为adc提供采样钟sclk，dclkn为adcn产生的量化数据同步时钟，syncn_dsp为dsp发送的adc复位信号，syncn为最终发送给adc的硬件复位信号。

下面我们结合图4所示，本发明一种多fpga的多通道采集系统的波形量化同步方法进行详细说明，具体包括以下步骤：

s1、dsp生成第一片adc1的复位信号sync1_dsp，并将sync1_dsp作为硬件复位信号发送给第一片adc1对其进行复位，使第一片adc1产生数据同步时钟信号dclk1，同时通过互联线连接到fpga2的io口；

s2、待第一片adc1复位完成后，dsp产生第2片adc2的异步复位信号sync2_dsp发送到fpga2，再利用fpga2中d触发器将dsp发送的异步复位信号sync2_dsp同步到dclk1时钟域下，产生dclk1时钟域下adc2的同步复位信号sync2；

s3、判断异步复位信号sync2_dsp是否处于dclk1时钟域下的亚稳态区间，如果处于，则进入步骤s4，否则进入步骤s5；

亚稳态是数字电路中十分常见的现象，也是影响adc复位同步的重要因素之一。所有的数字器件的信号传输都会有一定的时序要求，从而保证每个d触发器可以准确地将捕获的输入信号正确输出。通常在d触发器时钟信号的时钟沿到来前的一段时间(d触发器的建立时间tsetup)保持稳定，并持续到时钟沿到来后的一段时间(d触发器的保持时间thold)再发生改变，否则的话d触发器无法正确地将捕获的输入信号正确输出，即产生了亚稳态。

twindows＝tsetup+thold

如图5所示，以时钟上升沿为例，在上升沿附近形成了时间跨度为twindows时间窗，在时间窗内，输入信号不能发生改变，一旦发生改变，将会产生亚稳态现象。

亚稳态现象一旦发生，d触发器的输出会在高电平1和低电平0之间一个未知的状态，经过一段时间后，输出低电平0或者高电平1，器件发生亚稳态后的稳定时间取决于器件的工艺。如图6所示，clk为d触发器时钟，sig_in为d触发器输入信号，sig_in在亚稳态时间窗内发生了跳变，产生了亚稳态现象。sig_out1和sig_out2分别是发生亚稳态时d触发器可能产生的输出。可以看出，在图6中，由于亚稳态的原因，d触发器会随机产生两种输出，两种输出结果之间相差一个clk时钟周期。亚稳态的产生为信号接收带来了随机误差。

在同步系统中，输入信号严格满足时间窗的要求，不会发生亚稳态的现象，亚稳态现象通常出现在跨时钟域的异步信号传输上。本发明所涉及的来自dsp的复位信号syncn_dsp，对于adc的采样时钟sclk来说就是一个异步信号，而数据同步时钟dclkn是由sclk分频而来，因此dclkn与adc的采样时钟sclk为同一时钟域内的信号。

这样我们可以通过dsp多次发送异步复位信号，观测复位后前后两组adc的采集波形的相位关系，如果多次复位的过程中前后两组adc的采集波形相位关系发生改变，则表明异步复位信号位于前一adc的时钟域下的亚稳态区间内，否则，异步信号避开该时钟域下的亚稳态区间，可以稳定同步到该时钟域下。

根据上述分析，为了避免adc复位产生亚稳态的现象，可以缩小时间窗twindows减少亚稳态发生的区间，降低亚稳态发生的概率，或者通过将异步复位信号延迟避免信号落入时间窗内。然而寄存器的建立时间tsetup与保持时间thold通常由器件工艺决定，一旦选择好器件种类后，无法改变。虽然可以选择更高工艺的器件，但这种方式无疑会增加系统的成本。因此可以通过延迟器的方法避免adc复位产生亚稳态。

s4、调节输入/输出延迟单元的延迟值

输入/输出延迟单元iodelay是fpga内部自带的可编程延迟单元，具有32个延迟节拍(tap)，可用于组合输入通路、寄存器输入通路、组合输出通路或寄存器输出通路。可以通过配置tap数来实现不同的时延。tap分辨率取决与iodelay模块输入的参考时钟频率，频率越高，延迟节拍的分辨率越高。

增大fpga2中输入/输出延迟单元的延迟值，从而改变fpga2输入端口的延迟，使dsp发送的异步复位信号sync2_dsp不要落入adc1的数据同步时钟dclk1的亚稳态区间内，再返回步骤s3；

s5、adc复位

将fpga2中d触发器产生的同步复位信号sync2作为adc2的硬件复位信号，通过fpga2的io口发送到adc2的复位端口并进行复位，待复位完成后，产生adc2的数据同步时钟dclk2，并接入至fpga3的io口，再返回步骤s2；

然后依次类推，对adc3进行复位操作，直至所有adci均完成复位，i＝1,2,…,m，m为adc个数；

s6、软件校正固定相位差

将信号源信号经过功分器，用两根完全等长的同轴线接入采集系统的两片adc中，以第一片adc为基准，调节软件中数据接收缓存区的丢点数，使两片adc输出波形完全重合，即完成两片adc间固定相位差的校正，依次校准各个adc，逐一消除adc之间固定的相位差，完成整个系统的波形量化同步。

以三片adc复位为例，复位信号同步的时序如图7所示。图7中，sclk是多adc的采样时钟，syncn_dsp为dsp发送的adc复位时钟，dclkn为adcn的数据同步时钟，syncn_dsp_aft_iodelay为经过iodelay模块后的adc复位信号，(n＝1,2,3)，方框表示时钟的亚稳态时间窗。

根据上述的分析，图7中，dsp发送sync1_dsp后，对adc1进行复位，复位后产生数据同步时钟dclk1，并利用dclk1同步sync2_dsp，而sync2_dsp信号落入了dclk1的亚稳态时间窗内，因此通过iodelay模块调节延迟，使得复位信号避开dclk1的亚稳态时间窗，以消除亚稳态带来的复位随机性问题，调节后的信号sync2_dsp_aft_iodelay显然已经避开了时钟的亚稳态区间，因此利用此信号复位adc2并产生数据同步时钟dclk2。sync3_dsp信号没有落入dclk2的亚稳态时间窗内，因此，设置iodelay的延迟值为0，将iodelay的输出sync3_dsp_aft_iodelay作为adc3的硬件复位信号。尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。