定点到浮点转换的制作方法

在计算机处理器中存在表达数字的许多不同方式。例如，整数可以表示为整数值。分数和其他非整数值可以表示为定点数，其具有用于整数分量的多个位和用于分数部分的多个位(例如，整数.分数)。表示分数的另一种方法是使用浮点数，其包括用于符号、数字串(尾数、分数或有效数)-其长度确定数字的精度、以及指示小数位的位置的指数的位。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例；

图2图示由处理器执行的用于处理转换指令的方法的实施例；

图3a-图3b图示将无符号字从定点转换到浮点的指令的执行的更详细的描述；

图4图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例；

图5图示由处理器执行的用于处理转换指令的方法的实施例；

图6a-图6b图示将有符号字从定点转换到浮点的指令的执行的更详细的描述；

图7图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例；

图8图示由处理器执行的用于处理转换指令的方法的实施例；

图9a-图9b图示将无符号双字从定点转换到浮点的指令的执行的更详细的描述；

图10图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例；

图11图示由处理器执行的用于处理转换指令的方法的实施例；

图12a-图12b图示将有符号双字从定点转换到浮点的指令的执行的更详细的描述；

图13是表示所描述指令的操作的伪代码的实施例；

图14图示用于处理诸如本文详述的转换指令之类的指令的硬件的实施例；

图15a图示示例性指令格式；

图15b图示来自图15a的哪些字段构成完整操作码字段和基础操作字段；

图15c图示来自图15a的哪些字段构成寄存器索引字段；

图16是根据本发明的一个实施例的寄存器架构的框图；

图17a是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图；

图17b是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；

图18a-图18b图示更具体的示例性有序核架构的框图，该核将是芯片中的多个逻辑块(包括相同类型和/或不同类型的其他核)中的一个；图19是根据本发明的实施例的可具有超过一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；

图20-图23是示例性计算机架构的框图；以及

图24是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在以下描述中，陈述了众多具体细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

有时，从一种数据类型(例如，定点)移动到另一种数据类型(例如，浮点)是有益的。本文详述的是用于将来自紧缩数据操作数(例如，单指令、多数据(simd)或向量寄存器)的单个定点值转换为单精度浮点值并将该值存储在紧缩数据操作数中的指令。具体而言，描述了用于将16位定点数转换为单精度浮点数(其中不存在精度损失)和用于将32位定点数转换为单精度浮点数(其中可能存在至多8位的精度损失)的指令及其执行的实施例。取决于实现方式，本文详述的指令可以使用不同尺寸的紧缩数据寄存器操作数(例如，128位、256位、512位寄存器等)作为指令的源并且/或者至少将存储器位置用于指令的源。这些指令是对计算机本身的改进，因为它们为先前未被执行过的特定数据元素的转换提供了支持。具体而言，定点到浮点指令的执行使得将所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

图1图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例。该指令的格式包括用于操作码(“vctfuw2ss”是该图示中的操作码助记符)、紧缩数据源操作数标识符(示出为“源/mem”)、以及紧缩数据目的地操作数标识符(示出为“目的地”)的字段。

紧缩数据源操作数字段表示紧缩数据的寄存器位置或紧缩数据的存储器位置，其中该紧缩数据的单个无符号字(16位值)将从定点被转换为单精度浮点值(32位浮点值)。

紧缩数据目的地操作数字段表示要将转换的结果(单精度浮点值)存储于其中的紧缩数据的寄存器位置。

在所图示的示例中，所标识的源操作数101具有多个无符号字。最低有效的无符号字是无符号字0，并且最高有效的无符号字是无符号字n。无符号字的数量取决于所标识的源操作数101的尺寸(例如，128位、256位、512位等)。

执行电路111从所标识的源101获取最低有效的无符号字，并将该无符号字的值转换为单精度浮点值。稍后详述更详细的执行流程。

然后，将单精度浮点值存储在所标识的目的地操作数121中的最低有效的数据元素位置中，并且将所有其他数据元素位置设置为0。

图2图示由处理器执行的用于处理转换指令的方法的实施例。

在201处，取出指令。例如，取出转换指令。转换指令包括用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段。在一些实施例中，从指令高速缓存取出指令。在一些实施例中，操作码还指示所标识的源操作数的数据元素尺寸以及数据元素是否是有符号的。

在203处，对取出的指令进行解码。例如，由诸如本文中详述的解码电路对取出的转换指令进行解码。

在205处，(根据需要)检取与经解码的指令的所标识的源操作数相关联的数据值，并且调度经解码的指令。例如，当所标识的源操作数是存储器操作数时，检取来自所指示的存储器位置的数据。

在207处，由诸如本文中详述的执行电路(硬件)执行经解码的指令。对于转换指令，执行将使得执行电路将所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的无符号字数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

在一些实施例中，在209处，提交或引退指令。

图3a-图3b图示将无符号字从定点转换到浮点的指令的执行的更详细的描述。通常，这由诸如上文详述的执行电路执行。在一些实施例中，电路将该方法执行为状态机。

在301处，来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素被零扩展到32位。例如，16个零与所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的值串接，使得最高有效的16位为零，并且剩余的16位是已存储在所标识的源操作数中的值。

在303处，确定经零扩展的数据元素是否为0。换言之，先前的值是否为0？当这为真时，具有符号、有效数和指数的浮点值在305处被设置为0，并且在331处被存储在目的地的最低有效的数据元素位置中。

当这为假时，在307处，计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值。例如，计算absvalde[31:0]。

在309处，经零扩展的数据元素的浮点表示的符号被设置为零。

在311处，确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值的前导1位置。例如，生成5位值，其可以指示32位数字中的任何位置。该前导1位置是为1的最高有效的位的位置。

当前导1位置为空时，在315处，将浮点表示的有效数值设置为零。

当前导1位置不为空时，在317处，从所确定的前导1位置减去1以设置最高有效的位的位置(msbpos)。例如，msbpos[4:0]←(leadingbit[4:0]-1’b1。

在319处，确定前导1位置是否大于十进制数23。例如，leadingbit[4:0]>5’d23？

当前导1位置大于23时，在321处，计算最低有效的位的位置(lsbpos)。例如，lsbpos←leadingbit[4:0]-5’d23，并且在323处,将有效数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值。例如，fractional[22:0]←absinteger32val[msbpos:lsbpos]。

当前导1位置不大于23时，在325处，计算多个填充位。在一些实施例中，这通过从23减去前导1值(例如，paddingbits←(5’d23-leadingbit[4:0]))来完成。

在327处，将有效数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位。例如，fractional[22:0]←{absinteger32val[msbpos:0],(paddingbits)’b0}。

在329处，将三个零与前导1位置值串接，并且加上127以计算指数(例如，exponent[7:0]←8’d127+{3’b0,leadingbit[4:0]})。

在331处，将符号、指数和有效数存储在目的地的最低有效的数据元素位置中。另外，将剩余位设置为零。

图4图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例。该指令的格式包括用于操作码(“vctfsw2ss”是该图示中的操作码助记符)、紧缩数据源操作数标识符(示出为“源/mem”)以及紧缩数据目的地操作数标识符(示出为“目的地”)的字段。

紧缩数据源操作数字段表示紧缩数据的寄存器位置或紧缩数据的存储器位置，其中该紧缩数据的单个有符号字(16位值)将从定点被转换为单精度浮点值(32位浮点值)。

紧缩数据目的地操作数字段表示要将转换的结果(单精度浮点值)存储于其中的紧缩数据的寄存器位置。

在所图示的示例中，所标识的源操作数401具有多个有符号字。最低有效的有符号字是有符号字0，并且最高有效的有符号字是有符号字n。有符号字的数量取决于所标识的源操作数401的尺寸(例如，128位、256位、512位等)。

执行电路411从所标识的源401获取最低有效的有符号字，并将该有符号字的值转换为单精度浮点值。稍后详述更详细的执行流程。

然后，将单精度浮点值存储在所标识的目的地操作数421中的最低有效的数据元素位置中，并且将所有其他数据元素位置设置为0。

图5图示由处理器执行的用于处理转换指令的方法的实施例。

在501处，取出指令。例如，取出转换指令。转换指令包括用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段。在一些实施例中，从指令高速缓存取出指令。在一些实施例中，操作码还指示所标识的源操作数的数据元素尺寸以及数据元素是否是有符号的。

在503处，对取出的指令进行解码。例如，由诸如本文中详述的解码电路对取出的转换指令进行解码。

在505处，(根据需要)检取与经解码的指令的所标识的源操作数相关联的数据值，并且调度经解码的指令。例如，当所标识的源操作数是存储器操作数时，检取来自所指示的存储器位置的数据。

在507处，由诸如本文中详述的执行电路(硬件)执行经解码的指令。对于转换指令，执行将使得执行电路将所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的有符号字数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

在一些实施例中，在509处，提交或引退指令。

图6a-图6b图示将有符号字从定点转换到浮点的指令的执行的更详细的描述。通常，这由诸如上文详述的执行电路执行。在一些实施例中，电路将该方法执行为状态机。

在601处，来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素被符号扩展到32位。例如，16个零与所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的值串接，使得最高有效的16位为零，并且剩余的16位是已存储在所标识的源操作数中的值。

在603处，确定经符号扩展的数据元素是否为0。换言之，先前的值是否为0？当这为真时，具有符号、有效数和指数的浮点值在605处被设置为0，并且在631处被存储在目的地的最低有效的数据元素位置中。

当这为假时，在607处，计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值。例如，在一些实施例中，通过获取经符号扩展的值的补码并且加1来计算absvalde[31:0]。

在609处，经符号扩展的数据元素的浮点表示的符号被设置为1。

在611处，确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值的前导1位置。例如，生成5位值，其可以指示32位数字中的任何位置。该前导1位置是为1的最高有效的位的位置。

当前导1位置为空时，在615处，将浮点表示的有效数值设置为零。

当前导1位置不为空时，在617处，从所确定的前导1位置减去1以设置最高有效的位的位置(msbpos)。例如，msbpos[4:0]←(leadingbit[4:0]-1’b1。

在619处，确定前导1位置是否大于十进制数23。例如，leadingbit[4:0]>5’d23？

当前导1位置大于23时，在621处，计算最低有效的位的位置(lsbpos)。例如，lsbpos←leadingbit[4:0]–5’d23，并且在623处，将有效数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值。例如，fractional[22:0]←absinteger32val[msbpos:lsbpos]。

当前导1位置不大于23时，在625处，计算多个填充位。在一些实施例中，这通过从23减去前导1值(例如，paddingbits←(5’d23-leadingbit[4:0]))来完成。

在627处，将有效数设置为使用从零到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值串接所计算的多个填充位。例如，fractional[22:0]←{absinteger32val[msbpos:0],(paddingbits)’b0}。

在629处，将三个零与前导1位置值串接，并且加上127以计算指数(例如，exponent[7:0]←8’d127+{3’b0,leadingbit[4:0]})。

在631处，将符号、指数和有效数存储在目的地的最低有效的数据元素位置中。另外，将剩余位设置为零。

图7图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例。该指令的格式包括用于操作码(“vctfud2ss”是该图示中的操作码助记符)、紧缩数据源操作数标识符(示出为“源/mem”)以及紧缩数据目的地操作数标识符(示出为“目的地”)的字段。

紧缩数据源操作数字段表示紧缩数据的寄存器位置或紧缩数据的存储器位置，其中该紧缩数据的单个无符号双字(32位值)将从定点被转换为单精度浮点值(32位浮点值)。

紧缩数据目的地操作数字段表示要将转换的结果(单精度浮点值)存储在其中的紧缩数据的寄存器位置。

在所图示示例中，所标识的源操作数701具有多个无符号双字。最低有效的无符号双字是无符号双字0，并且最高有效的无符号双字是无符号双字n。无符号双字的数量取决于所标识的源操作数701的尺寸(例如，128位、256位、512位等)。

执行电路711从所标识的源701获取最低有效的无符号双字，并将该无符号双字的值转换为单精度浮点值。稍后详述更详细的执行流程。

然后，将单精度浮点值存储在所标识的目的地操作数721中的最低有效的数据元素位置中，并且将所有其他数据元素位置设置为0。

图8图示由处理器执行的用于处理转换指令的方法的实施例。

在801处，取出指令。例如，取出转换指令。转换指令包括用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段。在一些实施例中，从指令高速缓存取出指令。在一些实施例中，操作码还指示所标识的源操作数的数据元素尺寸以及数据元素是否是有符号的。

在803处，对取出的指令进行解码。例如，由诸如本文中详述的解码电路对取出的转换指令进行解码。

在805处，(根据需要)检取与经解码的指令的所标识的源操作数相关联的数据值，并且调度经解码的指令。例如，当所标识的源操作数是存储器操作数时，检取来自所指示的存储器位置的数据。

在807处，由诸如本文中详述的执行电路(硬件)执行经解码的指令。对于转换指令，执行将使得执行电路将所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的无符号双字数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

在一些实施例中，在809处，提交或引退指令。

图9a-图9b图示将无符号双字从定点转换到浮点的指令的执行的更详细的描述。通常，这由诸如上文详述的执行电路执行。在一些实施例中，电路将该方法执行为状态机。

在901处，确定所标识的源的最低有效的数据元素位置的数据元素是否为0。换言之，先前的值是否为0？当这为真时，具有符号、有效数和指数的浮点值在905处被设置为0，并且在929处被存储在目的地的最低有效的数据元素位置中。

当这为假时，在903处，计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值。例如，计算absvaede[31:0]。

在907处，最低有效的数据元素的浮点表示的符号被设置为零。

在909处，确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置。例如，生成5位值，其可以指示32位数字中的任何位置。该前导1位置是为1的最高有效的位的位置。

当前导1位置为空时，在913处，将浮点表示的有效数值设置为零。

当前导1位置不为空时，在915处，从所确定的前导1位置减去1以设置最高有效的位的位置(msbpos)。例如，msbpos[4:0]←(leadingbit[4:0]-1’b1)。

在917处，确定前导1位置是否大于十进制数23。例如，leadingbit[4:0]>5’d23？

当前导1位置大于23时，在919处，计算最低有效的位的位置(lsbpos)。例如，lsbpos←leadingbit[4:0]–5’d23，并且在921处，将有效数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值。例如，fractional[22:0]←absinteger32val[msbpos:lsbpos]。

当前导1位置不大于23时，在923处，计算多个填充位。在一些实施例中，这通过从23减去前导1值(例如，paddingbits←(5’d23-leadingbit[4:0]))来完成。

在925处，将有效数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位。例如，fractional[22:0]←{absinteger32val[msbpos:0],(paddingbits)’b0}。

在927处，将三个零与前导1位置值串接，并且加上127以计算指数(例如，exponent[7:0]←8’d127+{3’b0,leadingbit[4:0]})。

在929处，将符号、指数和有效数存储在目的地的最低有效的数据元素位置中。另外，将剩余位设置为零。

图10图示具有源操作数(寄存器或存储器)和目的地操作数的定点到浮点转换指令的执行的所选择部分的实施例。该指令的格式包括用于操作码(“vctfud2ss”是该图示中的操作码助记符)、紧缩数据源操作数标识符(示出为“源/mem”)、以及紧缩数据目的地操作数标识符(示出为“目的地”)的字段。

紧缩数据源操作数字段表示紧缩数据的寄存器位置或紧缩数据的存储器位置，其中该紧缩数据的单个有符号双字(32位值)将从定点被转换为单精度浮点值(32位浮点值)。

紧缩数据目的地操作数字段表示要将转换的结果(单精度浮点值)存储在其中的紧缩数据的寄存器位置。

在所图示示例中，所标识的源操作数1001具有多个有符号双字。最低有效的有符号双字是有符号双字0，并且最高有效的有符号双字是有符号双字n。有符号双字的数量取决于所标识的源操作数1001的尺寸(例如，128位、256位、512位等)。

执行电路1011从所标识的源1001获取最低有效的有符号双字，并将该有符号双字的值转换为单精度浮点值。稍后详述更详细的执行流程。

然后，将单精度浮点值存储在所标识的目的地操作数1021中的最低有效的数据元素位置中，并且将所有其他数据元素位置设置为0。

图11图示由处理器执行的用于处理转换指令的方法的实施例。

在1101处，取出指令。例如，取出转换指令。转换指令包括用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段。在一些实施例中，从指令高速缓存取出指令。在一些实施例中，操作码还指示所标识的源操作数的数据元素尺寸以及数据元素是否是有符号的。

在1103处，对取出的指令进行解码。例如，由诸如本文中详述的解码电路对取出的转换指令进行解码。

在1105处，(根据需要)检取与经解码的指令的所标识的源操作数相关联的数据值，并且调度经解码的指令。例如，当所标识的源操作数是存储器操作数时，检取来自所指示的存储器位置的数据。

在1107处，由诸如本文中详述的执行电路(硬件)执行经解码的指令。对于转换指令，执行将使得执行电路将所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的有符号双字数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

在一些实施例中，在1109处，提交或引退指令。

图12a-图12b图示将有符号双字从定点转换到浮点的指令的执行的更详细的描述。通常，这由诸如上文详述的执行电路执行。在一些实施例中，电路将该方法执行为状态机。

在1201处，确定所标识的源的最低有效的数据元素位置的数据元素是否为0。换言之，先前的值是否为0？当这为真时，具有符号、有效数和指数的浮点值在1205处被设置为0，并且在1229处被存储在目的地的最低有效的数据元素位置中。

当这为假时，在1203处，计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值。例如，计算absvalde[31:0]。

在1207处，最低有效的数据元素的浮点表示的符号被设置为1。

在1209处，确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置。例如，生成5位值，其可以指示32位数字中的任何位置。该前导1位置是为1的最高有效的位的位置。

当前导1位置为空时，在1213处，将浮点表示的有效数值设置为零。

当前导1位置不为空时，在1215处，从所确定的前导1位置减去1以设置最高有效的位的位置(msbpos)。例如，msbpos[4:0]←(leadingbit[4:0]-1’b1)。

在1217处，确定前导1位置是否大于十进制数23。例如，leadingbit[4:0]>5’d23吗？

当前导1位置大于23时，在1219处，计算最低有效的位的位置(lsbpos)。例如，lsbpos←leadingbit[4:0]–5’d23，并且在1221处，将有效数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值。例如，fractional[22:0]←absinteger32val[msbpos:lsbpos]。

当前导1位置不大于23时，在1223处，计算多个填充位。在一些实施例中，这通过从23减去前导1值(例如，paddingbits←(5’d23-leadingbit[4:0]))来完成。

在1225处，将有效数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位。例如，fractional[22:0]←{absinteger32val[msbpos:0],(paddingbits)’b0}。

在1227处，将三个零与前导1位置值串接，并且加上127以计算指数(例如，exponent[7:0]←8’d127+{3’b0,leadingbit[4:0]})。

在1229处，将符号、指数和有效数存储在目的地的最低有效的数据元素位置中。另外，将剩余位设置为零。

图13是表示所描述指令的操作的伪代码的实施例。

图14图示用于处理诸如本文详述的转换指令之类的指令的硬件的实施例。如图所示，存储1403存储要被执行的转换指令1401。

指令1401由解码电路1405接收。例如，解码电路1405接收来自取出逻辑/电路的该指令。指令包括用于操作码、源标识符和目的地标识符的字段。在一些实施例中，源和目的地是寄存器，并且在其他实施例中，源和目的地中的一个或多个是存储器位置。

稍后将详述具有至少一个指令格式的更详细的实施例。解码电路1405将指令解码为一个或多个操作。在一些实施例中，该解码包括生成要由执行电路(诸如，执行电路1409)执行的多个微操作。解码电路1405还对指令前缀进行解码。

在一些实施例中，寄存器重命名、寄存器分配和/或调度电路1407提供以下项中的一个或多个的功能：1)将逻辑操作数值重命名为物理操作数值(例如，在一些实施例中的寄存器别名表)；2)将状态位和标志分配到经解码的指令；以及3)将用于在执行电路上执行的经解码的指令调度出指令池(例如，在一些实施例中使用预留站)。

寄存器(寄存器堆)和/或存储器1408将数据存储为要被执行电路1409操作的指令的操作数。示例性寄存器类型包括紧缩数据寄存器、通用寄存器和浮点寄存器。

执行电路1409执行经解码的指令。经解码指令的执行使得执行电路将所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储在所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

在一些实施例中，引退/写回电路1411在架构上将目的地寄存器提交到寄存器或存储器1408中，并且引退指令。

以上指令的格式的实施例是convertopcodedst,src/mem。convertopcode是该指令的操作码。上文已经详述了示例性操作码助记符。dst是标识目的地操作数的字段。src是用于诸如寄存器和/或存储器位置的源操作数标识符的字段。在一些实施例中，使用vvvv字段1520、modr/m1540和/或sib1550来对操作数字段进行编码。

在实施例中，指令的编码包括比例-索引-基址(sib)型存储器寻址操作数，其间接地标识存储器中的多个被索引的目的地位置(例如，字段1550)。在一个实施例中，sib型存储器操作数可以包括标识基址寄存器的编码。基址寄存器的内容可以表示存储器中的基址，存储器中的特定目的地位置的地址根据该存储器中的基址来计算。例如，基址可以是扩展向量指令的可能的目的地位置块中的第一位置的地址。在一个实施例中，sib型存储器操作数可以包括标识索引寄存器的编码。索引寄存器的每个元素可以指定索引或偏移值，该索引或偏移值能用于根据基址计算可能的目的地位置块内的相应目的地位置的地址。在一个实施例中，sib型存储器操作数可以包括指定比例因数的编码，当计算相应的目的地地址时，将该比例因数应用到每个索引值。例如，如果将比例因数值4编码在sib型存储器操作数中，则可以将从索引寄存器的元素获得的每个索引值乘以4并且然后加到基址以计算目的地地址。

在一个实施例中，具有vm32{x,y,z}的形式的sib型存储器操作数可以标识使用sib型存储器寻址指定的存储器操作数的向量数组。在该示例中，使用共同基址寄存器、常数比例因数和包括各个元素(其中的每个元素是32位的索引值)的向量索引寄存器来指定存储器地址的数组。向量索引寄存器可以是128位(例如，xmm)寄存器(vm32x)、256位(例如，ymm)寄存器(vm32y)或512位(例如，zmm)寄存器(vm32z)。在另一实施例中，具有vm64{x,y,z}的形式的sib型存储器操作数可以标识使用sib型存储器寻址指定的存储器操作数的向量数组。在该示例中，使用共同基址寄存器、常数比例因数和包括各个元素(其中的每个元素是64位的索引值)的向量索引寄存器来指定存储器地址的数组。向量索引寄存器可以是128位(例如，xmm)寄存器(vm64x)、256位(例如，ymm)寄存器(vm64y)或512位(例如，zmm)寄存器(vm64z)。

下文详述的是可以用于以上详述的指令的示例性指令格式、架构和系统。例如，详述了包括用于执行本文详述的方法的电路的支持指令的示例性流水线。

指令集包括一个或多个指令格式。给定指令格式定义各种字段(位的数量、位的位置)以指定将要执行的操作(操作码)以及将对其执行该操作的操作数，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，isa的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性add(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该add指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。

示例性指令格式

本文中所描述的(多条)指令的实施例可被具体化为不同格式。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

vex指令格式

vex编码允许指令具有多于两个的操作数，并且允许simd向量寄存器比128位长。vex前缀的使用提供了三操作数(或者更多操作数)句法。例如，先前的两操作数指令执行覆写源操作数的操作(诸如a＝a+b)。vex前缀的使用使操作数能执行非破坏性操作，诸如a＝b+c。

图15a图示示例性指令格式，包括vex前缀1502、实操作码字段1530、modr/m字节1540、sib字节1550、位移字段1562以及imm81572。图15b图示来自图15a的哪些字段构成完整操作码字段1574和基础操作字段1541。图15c图示来自图15a的哪些字段构成寄存器索引字段1544。

vex前缀(字节0-2)1502以三字节形式进行编码。第一字节是格式字段1590(vex字节0，位[7:0])，该格式字段1590包含明确的c4字节值(用于区分c4指令格式的唯一值)。第二-第三字节(vex字节1-2)包括提供专用能力的多个位字段。具体地，rex字段1505(vex字节1，位[7-5])由vex.r位字段(vex字节1，位[7]–r)、vex.x位字段(vex字节1，位[6]–x)以及vex.b位字段(vex字节1，位[5]–b)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此可通过增加vex.r、vex.x以及vex.b来形成rrrr、xxxx以及bbbb。操作码映射字段1515(vex字节1，位[4:0]–mmmmm)包括对隐含的前导操作码字节进行编码的内容。w字段1564(vex字节2，位[7]–w)由记号vex.w表示，并且提供取决于该指令而不同的功能。vex.vvvv1520(vex字节2，位[6:3]-vvvv)的作用可包括如下：1)vex.vvvv对第一源寄存器操作数编码，且对具有两个或更多个源操作数的指令有效，该第一源寄存器操作数以反转(1补码)形式被指定；2)vex.vvvv对目的地寄存器操作数编码，该目的地寄存器操作数针对某些向量位移以1补码的形式被指定；或者3)vex.vvvv不对任何操作数编码，保留该字段，并且该字段应当包含1111b。如果vex.l1568尺寸字段(vex字节2，位[2]-l)＝0，则它指示128位向量；如果vex.l＝1，则它指示256位向量。前缀编码字段1525(vex字节2，位[1:0]-pp)提供用于基础操作字段1541的附加位。

实操作码字段1530(字节3)还被称为操作码字节。操作码的部分在该字段中被指定。

modr/m字段1540(字节4)包括mod字段1542(位[7-6])、reg字段1544(位[5-3])、以及r/m字段1546(位[2-0])。reg字段1544的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。r/m字段1546的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(sib)－比例字段1550(字节5)的内容包括用于存储器地址生成的ss1552(位[7-6])。先前已经针对寄存器索引xxxx和bbbb参考了sib.xxx1554(位[5-3])和sib.bbb1556(位[2-0])的内容。

位移字段1562和立即数字段(imm8)1572包含数据。

示例性寄存器架构

图16是根据本发明的一个实施例的寄存器架构1600的框图。在所图示的实施例中，有32个512位宽的向量寄存器1610；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-15上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。

通用寄存器1625——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称rax、rbx、rcx、rdx、rbp、rsi、rdi、rsp以及r8到r15来引用。

标量浮点栈寄存器堆(x87栈)1645，在其上面重叠了mmx紧缩整数平坦寄存器堆1650——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用mmx寄存器来对64位紧缩整数数据执行操作，以及为在mmx与xmm寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)cpu，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与cpu分开的芯片上的协处理器；2)在与cpu相同的封装中但在分开的管芯上的协处理器；3)与cpu在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的cpu(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。本文中详述了包括示例性核、处理器等的电路(单元)。

示例性核架构

有序和乱序核框图

图17a是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图17b是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图17a-图17b中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图17a中，处理器流水线1700包括取出级1702、长度解码级1704、解码级1706、分配级1708、重命名级1710、调度(也被称为分派或发布)级1712、寄存器读取/存储器读取级1714、执行级1716、写回/存储器写入级1718、异常处置级1722和提交级1724。

图17b示出处理器核1790，该处理器核1790包括前端单元1730，该前端单元1730耦合到执行引擎单元1750，并且前端单元1730和执行引擎单元1750两者都耦合到存储器单元1770。核1790可以是精简指令集计算(risc)核、复杂指令集计算(cisc)核、超长指令字(vliw)核、或混合或替代的核类型。作为又一选项，核1790可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(gpgpu)核、图形核，等等。

前端单元1730包括分支预测单元1732，该分支预测单元1732耦合到指令高速缓存单元1734，该指令高速缓存单元1734耦合到指令转换后备缓冲器(tlb)1736，该指令转换后备缓冲器1736耦合到指令取出单元1738，该指令取出单元1738耦合到解码单元1740。解码单元1740(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1740可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(pla)、微代码只读存储器(rom)等。在一个实施例中，核1790包括存储用于某些宏指令的微代码的微代码rom或其他介质(例如，在解码单元1740中，或以其他方式在前端单元1730内)。解码单元1740耦合到执行引擎单元1750中的重命名/分配器单元1752。

执行引擎单元1750包括重命名/分配器单元1752，该重命名/分配器单元1752耦合到引退单元1754和一个或多个调度器单元的集合1756。(多个)调度器单元1756表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1756耦合到(多个)物理寄存器堆单元1758。(多个)物理寄存器堆单元1758中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1758包括向量寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1758由引退单元1754重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1754和(多个)物理寄存器堆单元1758耦合到(多个)执行集群1760。(多个)执行集群1760包括一个或多个执行单元的集合1762以及一个或多个存储器访问单元的集合1764。执行单元1762可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1756、(多个)物理寄存器堆单元1758和(多个)执行集群1760示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1764的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1764耦合到存储器单元1770，该存储器单元1770包括数据tlb单元1772，该数据tlb单元1772耦合到数据高速缓存单元1774，该数据高速缓存单元1774耦合到第二级(l2)高速缓存单元1776。在一个示例性实施例中，存储器访问单元1764可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1770中的数据tlb单元1772。指令高速缓存单元1734还耦合到存储器单元1770中的第二级(l2)高速缓存单元1776。l2高速缓存单元1776耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1700：1)指令取出1738执行取出级1702和长度解码级1704；2)解码单元1740执行解码级1706；3)重命名/分配器单元1752执行分配级1708和重命名级1710；4)(多个)调度器单元1756执行调度级1712；5)(多个)物理寄存器堆单元1758和存储器单元1770执行寄存器读取/存储器读取级1714；执行集群1760执行执行级1716；6)存储器单元1770和(多个)物理寄存器堆单元1758执行写回/存储器写入级1718；7)各单元可牵涉到异常处置级1722；以及8)引退单元1754和(多个)物理寄存器堆单元1758执行提交级1724。

核1790可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的mips技术公司的mips指令集；加利福尼亚州桑尼维尔市的arm控股公司的arm指令集(具有诸如neon的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1790包括用于支持紧缩数据指令集扩展(例如，avx1、avx2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1734/1774以及共享的l2高速缓存单元1776，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(l1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图18a-图18b图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器i/o接口和其他必要的i/o逻辑进行通信。

图18a是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1802的连接及其第二级(l2)高速缓存的本地子集1804的框图。在一个实施例中，指令解码器1800支持具有紧缩数据指令集扩展的x86指令集。l1高速缓存1806允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1808和向量单元1810使用分开的寄存器集合(分别为标量寄存器1812和向量寄存器1814)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(l1)高速缓存1806读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

l2高速缓存的本地子集1804是全局l2高速缓存的一部分，该全局l2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的l2高速缓存的本地子集1804的直接访问路径。由处理器核读取的数据被存储在其l2高速缓存子集1804中，并且可以与其他处理器核访问其自身的本地l2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的l2高速缓存子集1804中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、l2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。在一些实施例中，每个环形数据路径为每个方向1024位宽。

图18b是根据本发明的实施例的图18a中的处理器核的一部分的展开图。图18b包括l1高速缓存1804的l1数据高速缓存1806a部分，以及关于向量单元1810和向量寄存器1814的更多细节。具体地，向量单元1810是16宽向量处理单元(vpu)(见16宽alu1828)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该vpu通过混合单元1820支持对寄存器输入的混合，通过数值转换单元1822a-b支持数值转换，并且通过复制单元1824支持对存储器输入的复制。

具有集成存储器控制器和图形器件的处理器

图19是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1900的框图。图19中的实线框图示具有单个核1902a、系统代理1910、一个或多个总线控制器单元的集合1916的处理器1900，而虚线框的任选增加图示具有多个核1902a-n、系统代理单元1910中的一个或多个集成存储器控制器单元的集合1914以及专用逻辑1908的替代处理器1900。

因此，处理器1900的不同实现可包括：1)cpu，其中专用逻辑1908是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1902a-n是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1902a-n是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1902a-n是大量通用有序核。因此，处理器1900可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、gpgpu(通用图形处理单元)、高吞吐量的集成众核(mic)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1900可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，bicmos、cmos、或nmos)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个高速缓存级别1904a-n、一个或多个共享高速缓存单元的集合1906、以及耦合到集成存储器控制器单元的集合1914的外部存储器(未示出)。共享高速缓存单元的集合1906可包括一个或多个中间级别的高速缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)或其他级别的高速缓存、末级高速缓存(llc)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1912将集成图形逻辑1908、共享高速缓存单元的集合1906以及系统代理单元1910/(多个)集成存储器控制器单元1914互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1906与核1902a-n之间维持一致性。

在一些实施例中，一个或多个核1902a-n能够实现多线程化。系统代理1910包括协调和操作核1902a-n的那些部件。系统代理单元1910可包括例如功率控制单元(pcu)和显示单元。pcu可以是对核1902a-n以及集成图形逻辑1908的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1902a-n在架构指令集方面可以是同构的或异构的；即，核1902a-n中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图20-23是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图20，所示出的是根据本发明一个实施例的系统2000的框图。系统2000可以包括一个或多个处理器2010、2015，这些处理器耦合到控制器中枢2020。在一个实施例中，控制器中枢2020包括图形存储器控制器中枢(gmch)2090和输入/输出中枢(ioh)2050(其可以在分开的芯片上)；gmch2090包括存储器和图形控制器，存储器2040和协处理器2045耦合到该存储器和图形控制器；ioh2050将输入/输出(i/o)设备2060耦合到gmch2090。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器2040和协处理器2045直接耦合到处理器2010，并且控制器中枢2020与ioh2050处于单个芯片中。

附加的处理器2015的任选性在图20中通过虚线来表示。每一处理器2010、2015可包括本文中描述的处理核中的一个或多个，并且可以是处理器1900的某一版本。

存储器2040可以是例如动态随机存取存储器(dram)、相变存储器(pcm)或这两者的组合。对于至少一个实施例，控制器中枢2020经由诸如前端总线(fsb)之类的多分支总线、点对点接口、或者类似的连接2095来与(多个)处理器2010、2015进行通信。

在一个实施例中，协处理器2045是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。在一个实施例中，控制器中枢2020可以包括集成图形加速器。

在物理资源2010、2015之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器2010执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器2010将这些协处理器指令识别为具有应当由附连的协处理器2045执行的类型。因此，处理器2010在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2045。(多个)协处理器2045接受并执行所接收的协处理器指令。

现在参见图21，所示出的是根据本发明的实施例的第一更具体的示例性系统2100的框图。如图21中所示，多处理器系统2100是点对点互连系统，并且包括经由点对点互连2150耦合的第一处理器2170和第二处理器2180。处理器2170和2180中的每一个都可以是处理器1900的某一版本。在本发明的一个实施例中，处理器2170和2180分别是处理器2010和2015，而协处理器2138是协处理器2045。在另一实施例中，处理器2170和2180分别是处理器2010和协处理器2045。

处理器2170和2180示出为分别包括集成存储器控制器(imc)单元2172和2182。处理器2170还包括作为其总线控制器单元的一部分的点对点(p-p)接口2176和2178；类似地，第二处理器2180包括p-p接口2186和2188。处理器2170、2180可以经由使用点对点(p-p)接口电路2178、2188的p-p接口2150来交换信息。如图21中所示，imc2172和2182将处理器耦合到相应的存储器，即存储器2132和存储器2134，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器2170、2180可各自经由使用点对点接口电路2176、2194、2186、2198的各个p-p接口2152、2154来与芯片组2190交换信息。芯片组2190可以任选地经由高性能接口2192来与协处理器2138交换信息。在一个实施例中，协处理器2138是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由p-p互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组2190可以经由接口2196耦合到第一总线2116。在一个实施例中，第一总线2116可以是外围部件互连(pci)总线或诸如pci快速总线或另一i/o互连总线之类的总线，但是本发明的范围不限于此。

如图21中所示，各种i/o设备2114可连同总线桥2118一起耦合到第一总线2116，该总线桥2118将第一总线2116耦合到第二总线2120。在一个实施例中，诸如协处理器、高吞吐量mic处理器、gpgpu、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2115耦合到第一总线2116。在一个实施例中，第二总线2120可以是低引脚数(lpc)总线。在一个实施例中，各种设备可耦合到第二总线2120，这些设备包括例如键盘和/或鼠标2122、通信设备2127以及存储单元2128，该存储单元2128诸如可包括指令/代码和数据2130的盘驱动器或者其他大容量存储设备。此外，音频i/o2124可以被耦合到第二总线2120。注意，其他架构是可能的。例如，代替图21的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图22，示出的是根据本发明的实施例的第二更具体的示例性系统2200的框图。图21和22中的类似元件使用类似的附图标记，并且从图22中省略了图21的某些方面以避免混淆图22的其他方面。

图22图示处理器2170、2180可分别包括集成存储器和i/o控制逻辑(“cl”)2272和2282。因此，cl2272、2282包括集成存储器控制器单元，并包括i/o控制逻辑。图22图示不仅存储器2132、2134耦合到cl2272、2282，而且i/o设备2214也耦合到控制逻辑2272、2282。传统i/o设备2215被耦合到芯片组2190。

现在参考图23，示出的是根据本发明的实施例的soc2300的框图。图19中的类似要素使用类似的附图标记。另外，虚线框是更先进的soc上的任选的特征。在图23中，(多个)互连单元2302被耦合到：应用处理器2310，其包括一个或多个核的集合1902a-n、高速缓存单元1904a-n以及(多个)共享高速缓存单元1906；系统代理单元1910；(多个)总线控制器单元1916；(多个)集成存储器控制器单元1914；一个或多个协处理器的集合2320，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(sram)单元2330；直接存储器访问(dma)单元2332；以及用于耦合到一个或多个外部显示器的显示单元2340。在一个实施例中，(多个)协处理器2320包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、gpgpu、高吞吐量mic处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图21中图示的代码2130)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(dsp)、微控制器、专用集成电路(asic)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“ip核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(cd-rom)、可重写紧致盘(cd-rw)以及磁光盘；半导体器件，诸如，只读存储器(rom)、诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、闪存、电可擦除可编程只读存储器(eeprom)；相变存储器(pcm)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(hdl)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图24是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图24示出可使用第一编译器2404来编译高级语言2402形式的程序，以生成可由具有至少一个第一指令集核的处理器2416原生执行的第一二进制代码(例如，x86)2406。在一些实施例中，具有至少一个第一指令集核的处理器2416表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。第一编译器2404表示可操作用于生成第一指令集的二进制代码2406(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个第一指令集核的处理器2416上执行。类似地，图24示出可以使用替代的指令集编译器2408来编译高级语言2402形式的程序，以生成可以由不具有至少一个第一指令集核的处理器2414(例如，具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核的处理器)原生执行的替代的指令集二进制代码2410。指令转换器2412用于将第一二进制代码2406转换成可以由不具有第一指令集核的处理器2414原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2410相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2412通过仿真、模拟或任何其他过程来表示允许不具有第一指令集处理器或核的处理器或其他电子设备执行第一二进制代码2406的软件、固件、硬件或其组合。

以下段落详述实施例的示例。

示例1。一种处理器，包括：解码电路，用于对指令解码，该指令具有用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段；以及执行电路，用于执行经解码的指令以：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

示例2。如示例1的处理器，其中操作码用于指示所标识的紧缩数据源的数据元素是无符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例3。如示例2的处理器，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且执行电路进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素零扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例4。如示例2的处理器，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行电路进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例5。如示例1的处理器，其中操作码用于指示所标识的紧缩数据源的数据元素是有符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例6。如示例5的处理器，其中所标识的紧缩数据源的紧缩数据元素的尺寸是为16位，并且执行电路进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素符号扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例7。如示例5的处理器，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行电路进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例8。一种方法，包括：对指令解码，该指令具有用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段；以及执行经解码的指令以：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

示例9。如示例8的方法，其中操作码用于指示所标识的紧缩数据源的数据元素是无符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例10。如示例9的方法，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且所述执行步骤进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素零扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例11。如示例9的方法，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行步骤进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例12。如示例8的方法，其中操作码用于指示所标识的紧缩数据源的数据元素是有符号的，并用于标识所标识的紧缩数据源的紧缩数据元素的尺寸。

示例13。如示例12的方法，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且执行步骤进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素符号扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例14。如示例12的方法，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行步骤进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例15。一种非暂态机器可读介质，该非暂态机器可读介质存储指令，该指令用于使处理器执行方法，该方法包括：对指令解码，该指令具有用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段；以及执行经解码的指令以：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

示例16。如示例15的非暂态机器可读介质，其中操作码用于指示所标识的紧缩数据源的数据元素是无符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例17。如示例16的非暂态机器可读介质，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且执行步骤进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素零扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例18。如示例16的非暂态机器可读介质，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行步骤进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例19。如示例15的非暂态机器可读介质，其中操作码用于指示所标识的紧缩数据源的数据元素是有符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例20。如示例19的非暂态机器可读介质，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且执行步骤进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素符号扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例21。如示例19的非暂态机器可读介质，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行步骤进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例22。一种设备，包括：解码装置，用于对指令解码，该指令具有用于操作码、紧缩数据源操作数标识符和紧缩数据目的地操作数标识符的字段；以及执行装置，用于执行经解码的指令以：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素从定点表示转换为浮点表示，将该浮点表示存储到所标识的紧缩数据目的地操作数的32位最低有效的紧缩数据元素位置中，并且将所标识的紧缩数据目的地操作数的所有剩余紧缩数据元素归零。

示例23。如示例22的设备，其中操作码用于指示所标识的紧缩数据源的数据元素是无符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例24。如示例23的设备，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且执行装置进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素零扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经零扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例25。如示例23的设备，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行装置进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经零扩展的数据元素的绝对值；将浮点表示的符号设置为0；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例26。如示例22的设备，其中操作码用于指示所标识的紧缩数据源的数据元素是有符号的，并用于指示所标识的紧缩数据源的紧缩数据元素的尺寸。

示例27。如示例26的设备，其中所标识的紧缩数据源的紧缩数据元素的尺寸为16位，并且执行装置进一步用于：将来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素符号扩展为32位；计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的经符号扩展的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。

示例28。如示例26的设备，其中所标识的紧缩数据源的紧缩数据元素的尺寸为32位，并且执行装置进一步用于：计算来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的经符号扩展的数据元素的绝对值；将浮点表示的符号设置为1；确定来自所标识的紧缩数据源操作数的最低有效的紧缩数据元素位置的数据元素的绝对值的前导1位置；当前导1位置为空时，将浮点表示的分数值设置为0；当前导1位置不为空时，从所确定的前导1位置减去1以设置最高有效的位的位置；确定前导1位置何时大于23；当前导1位置大于23时，计算最低有效的位的位置，并将分数设置为使用从所计算的最低有效的位的位置到所计算的最高有效的位的位置的值的数据元素的绝对值；以及当前导1位置不大于23时，计算多个填充位，并且将分数设置为使用从零到所计算的最高有效的位的位置的值的数据元素的绝对值串接所计算的多个填充位；以及将三个零与前导1位置值串接并加上127以计算指数；存储符号、指数和分数。