用于去偏物理不可复制函数位的方法与电路与流程

本发明实施例涉及用于去偏物理不可复制函数位的方法与电路。

背景技术：

随着愈来愈多地使用利用集成电路来为各种不同应用提供不同类型的信息的电子装置，愈来愈需要充分保护可存储于电子装置中的敏感及/或关键信息以将对所述信息的存取仅限于有权存取所述信息的这些其它装置。应用的一些实例包含鉴认装置，保护装置内的机密信息，及保全两个或更多个装置之间的通信。

物理不可复制函数(puf)是通常在集成电路内响应于到puf的输入(例如，查问/请求)而提供数个对应输出(例如，响应)的物理结构。各puf提供一或多组请求-响应对。可通过由puf提供的这些请求-响应对来确立集成电路的身份。在身份确立的情况下，可在装置之间提供安全通信。puf还可用于现有鉴认目的以替换将身份指配给电子装置的当前方法。由于puf基于一工艺的本质性质，所以puf具有优于将可更容易地被模仿及/或逆向工程设计的身份刻在装置上的常规鉴认方法的各种优点。

技术实现要素：

本发明的一实施例涉及一种集成电路装置，其包括：阵列，其包括布置成多个行及列的多个位产生单元，各位产生单元与相应行及列组合相关联；物理不可复制函数(puf)产生器，其包括：多个列多路复用器，各列多路复用器经耦合到来自所述阵列的多个所述列；多个感测放大器，各感测放大器与所述列多路复用器中的相应者相关联；及多个去偏电路，各去偏电路与相应列多路复用器相关联且经耦合到所述感测放大器中的相应者的输出；其中各去偏电路可操作以取决于来自与耦合到所述去偏电路的相应列多路复用器的所述列相关联的所述位产生单元的一个以上所感测位来提供用于产生puf签名的输出，借此减小所述去偏电路所耦合到的所述感测放大器的感测偏差。

本发明的一实施例涉及一种在产生物理不可复制函数(puf)签名时减小感测放大器偏差的方法，其包括：提供布置成多个行及列的位产生单元阵列，各位产生单元与相应行及列组合相关联；透过列多路复用器将所述列的第一集合耦合到第一感测放大器；选择一行；使用所述第一感测放大器来感测来自所述选定行中且与所述第一列集合相关联的所述位产生单元的多个位；及取决于所述多个位使用逻辑运算来产生用于产生puf签名的输出，其减小所述第一感测放大器的所述感测放大器偏差。

本发明的一实施例涉及一种集成电路装置，其包括：阵列，其包括布置成多个行及列的多个位产生单元，各位产生单元与相应行及列组合相关联，各列对应于耦合到所述列中的位产生单元的相应位线对；物理不可复制函数(puf)产生器，其包括：多个列多路复用器，各列多路复用器耦合到来自所述阵列的相应列集合；多个感测放大器，各感测放大器耦合到所述列多路复用器中的相应者；及多个去偏电路，各去偏电路耦合到所述感测放大器中的相应者的输出，其中各去偏电路包括具有第一及第二输入与输出的异或(xor)或同或(xnor)逻辑门及具有数据输入及数据输出的数据锁存器，其中所述逻辑门的所述第一输入经耦合到所述相应感测放大器的所述输出且所述第二输入经耦合到所述数据锁存器的所述数据输出；及控制器，所述控制器可操作以控制所述puf产生器以输出puf位的向量，在所述去偏电路的所述数据锁存器的所述数据输出处产生用于产生所述puf位的输出，其中用于产生所述puf位的各输出取决于来自所述位产生单元的一个以上所感测位，使得减小所述感测放大器的感测偏差。

附图说明

当结合附图阅读时，从下文详细描述最好地理解本发明实施例的方面。应注意，各种构件不必按比例绘制。实际上，为清楚论述起见，可任意地增大或减小各种构件的尺寸。

图1绘示根据一些实施例的具有用于产生puf位向量的位产生单元阵列及相关联电路的集成电路装置。

图2绘示根据一些实施例的结合图1的集成电路装置使用的压缩电路的一实施例。

图3是根据一些实施例的图2的压缩电路的一更详细电路实施方案。

图4绘示根据一些实施例的一种去偏puf位的方法。

图5绘示根据一些实施例的一种在无信息损耗或减少信息损耗的情况下去偏puf位的方法。

图6绘示根据一些实施例的图1的集成电路装置的额外细节。

图7绘示根据一些实施例的结合图1的集成电路装置使用的另一压缩电路。

图8绘示根据一些实施例的一种去偏puf位的方法。

具体实施方式

下文公开内容描述用于实施标的物的不同特征的各种实例实施例。下文描述组件及布置的特定实例以简化本发明实施例。当然，这些仅仅是实例且并不打算为限制性的。例如，将理解，当一元件称为“连接到”或“耦合到”另一元件时，所述元件可直接连接到或耦合到另一元件，或可存在一或多个中介元件。

尽管大批量制造，但即使使用相同工艺及相同材料，各集成电路(ic)仍归因于物理随机性而是唯一的。所述固有变动可经提取且用作其唯一识别，如人类的dna。最近，安全研究人员已提出一种称为物理不可复制函数(puf)的物理“函数”。密码学中的puf易于评估且产生输出的物理对象，但所述输出极难预测。puf可用作安全计算及通信中的唯一识别或密钥。puf应具有以下性质：

唯一性(个性化)：各puf是独特的且不同于相同芯片或其它芯片上的所有其它puf。

固有(天生)：各puf基于puf的本质性质来产生其唯一输出。

不可复制(无法模仿或复制)：即使在使用精确工艺时，仍无法制成精确复本。

可重复(可靠)：puf的输出不应受操作环境及老化的影响。

puf通常用于鉴认及秘密金钥存储，而无需安全电可擦除可编程只读存储器(eeprom)及/或其它昂贵硬件(例如，电池供电静态随机存取存储器)及/或一些其它种类的非易失性存储器。如上文所描述，puf从集成电路(ic)的物理特性导出一秘密，而非将秘密存储于数字存储器中。puf产生确定性随机位向量。所述位向量是利用存在于芯片上的静态随机工艺变动来构建的。两个相同设计的芯片，即使在相同批次中制造，仍展现差异。获得这些差异以产生唯一位向量。出于安全目的，可将所述位向量用作签名(id或dna)。puf利用所述可变性来导出各ic所独有的“秘密”信息(例如，硅“生物度量”)。通常，所述秘密信息称为ic的“puf签名”。另外，归因于定义签名的制造可变性，即使完全了解ic的设计，仍无法制造两个相同ic。可使用ic的各种类型的可变性来定义所述签名，举例来说例如(若干)门延迟、(若干)阈值电压、静态随机存取存储器(sram)装置的(若干)通电状态及/或ic的各种物理特性中的任一者。

一种类型的puf是基于sram。sram单元是数字ic芯片的最小功能单元。其用来评估新技术的产量且因此可用于所有节点。此外，归因于其小物理尺寸，小静态物理尺寸偏差转化为大百分比差，其很好地构建puf。puf可利用由一对交叉耦合反相器形成的各单元的“感测放大器”。然而，感测放大器可具有引入偏差的偏移。如果感测放大器具有朝向一个方向的偏移，那么存在具有更多输出位朝向所述方向偏差的倾向。由于感测放大器偏移的大部分也是随机的，所以如果存在诸多感测放大器，那么平衡总偏差。当列数目小时，感测放大器偏移在puf中变得更成问题。

感测放大器的偏移是由于据说相同的匹配晶体管对的晶体管失配。所述失配起因于工艺变动，例如随机掺杂剂数目波动、接口状态密度波动及其它变动。sram阵列函数的感测放大器用来检测位线与位线条之间的小电压差(例如，～10mv到80mv)。例如，如果位线具有高于位线条的电压，那么感测放大器输出逻辑1，且如果位线条具有更高电压，那么感测放大器输出逻辑0。所述电压差起因于sram单元中的所存储值。感测放大器的偏移使所述检测函数的结果偏斜。如果偏移偏向位线侧，那么即使位线条侧处的电压略高(但差异可能不足以克服sa偏移)，输出将仍为1。这引起输出位的偏差。

另一形式的puf是基于速度差。这种方法使用完全sram或简化sram单元，其基本上是由相同字线定址但耦合到不同位线的两个离散晶体管(例如，用于完全sram单元的位线及位线条)。这种方法取决于感测放大器来区分相邻单元(在完全sram单元的情况下)之间的读取速度或单元位置处的相邻晶体管之间的读取速度之间的差。当两个位线产生电压差时，由感测放大器感测所述电压差。然而，如果感测放大器具有朝向一个方向的偏移，那么存在具有更多输出位朝向所述方向偏差的倾向。输出位的所述偏差极其不理想。

归因于对工艺容差的苛刻要求，预期感测放大器中的晶体管失配随着技术发展而变得更严重。因此，应认知，开发减少归因于puf中的感测放大器偏移的偏差的技术是极其重要的，尤其在使用“速度比较”型的puf的应用中。在本文中所描述的实施例中，实施利用压缩概念(平均化或不平均化)的算法(及实施所述算法的电路)以减少归咎于puf中的感测放大器偏移的偏差。

归因于sram单元及感测放大器的布局物理尺寸差异，诸多sram单元列通常共享单个感测放大器。这是可能的，因为sram读取是非破坏性的(不同于dram)。在读取操作之后，无需将读取数据写回到存储单元中。列选择逻辑用来在若干位线间多路复用，作为到相关联感测放大器的输入。

为达成puf设计的装置间唯一性，期望确保所产生的确定性随机位不具有朝向0或1的任何偏差。在最坏情况下，如果所有位为0或1(总偏差)，那么不同芯片上的一puf绝非唯一。所述转化为汉明间距离(inter-hd)0。最好的情况是所有芯片inter-hd达到50％(0.5)。朝向0或1的任何偏差倾向于使inter-hd从0.5减小。

本文中所描述的去偏技术的实施例背后的基本理念是利用逻辑xor函数来消除偏差。特定而言，xor函数用于从相同感测放大器感测或产生的多个位且因此共享相同电位感测放大器偏差。xor逻辑运算具有在0及1中给出平衡输出位的真值表。假定xor门的两个输入为00、01、10、11，那么平衡相应输出，即，0、1、1、0。具有类似平衡性质的另一函数为xnor函数。因而，在某些实施例中，可使用xnor逻辑。

使用简单xor(或xnor)，偏差(b)可减小达2b²。这可使用简单概率计算来展示。假定硬币抛掷的结果偏向head(1)的概率为0.6而非0.5，那么偏差为0.1。因此，达到tail(0)的概率仅为0.4。两次硬币抛掷现存在4种不同的可能排列，表示11、01、10、00的hh、th、ht及tt。获得所述四个不同结果的概率分别为0.6*0.6(即，0.36)、0.6*0.4(即，0.24)、0.4*0.6(即，0.24)及0.4*0.4(0.16)。对所述四次硬币抛掷的可能结果的xor运算的输出为0、1、1、0(对应于hh、th、ht及tt)。这意味着所得结果具有0.36+0.16(0.52)的概率为1(因为获得hh的概率为0.36且获得tt的概率为0.16，两者提供xor输出1)且具有0.24+0.24(0.48)的概率为0(因为获得th的概率为0.24且获得ht的概率为0.24，两者提供xor输出0)。可见，偏差从0.1(10％)减小到0.02(2％)。为了更一般化，假定获得1的概率为(0.5+b)，其中b为偏差。这意味着获得0的概率为(0.5-b)。获得10及01的组合概率为2*(0.5²-b²)(即，(0.5-b)*(0.5+b)+(0.5-b)*(0.5+b))，即，0.5-2b²。例如，一更小b(例如0.04(4％))可减小到0.0032(0.32％)，即，2b²。

可见，如果再次重复所述程序，可进一步减小偏差。例如，例如通过首先对两对执行逻辑xor接着对所述两个xor对的输出执行逻辑xor，可将4n个位压缩为n个位。图7中展示且结合图7更详细论述所述布置。减小将从b到4b⁴。使用一更小b(例如0.04(4％))的相同实例，所得偏差减小到0.00001024(～0.001％)。

在某些实施例中，去偏电路(在本文中的某些实施例中还称为压缩器电路)经耦合到感测放大器中的各者。所述去偏电路将执行如下文所描述的简单逻辑运算，例如感测放大器的输出的xor或xnor。

在实施例中，从共享相同感测放大器的相同列mux群组中的位线读取多个位，且通过xor逻辑运算多个位以形成新位。所述压缩电路(xor(或xnor)门外加锁存电路，在下文所描述的实施例中)经构建靠近感测放大器。由于这些位皆共享相同感测放大器，所以减小来自感测放大器偏移的任何偏差。在实施例中，使用用于循序地组合这些位的组合方法，因此不存在签名位的损耗，即，存在不具有总体压缩或具有减小的总体压缩的平均化。

图1绘示集成电路装置10的一实施例，其中位产生单元阵列12及物理不可复制函数(puf)产生器实施4:1列多路复用。应理解，4:1列多路复用仅仅用于图解目的且不失一般性。图1中所绘示及下文所描述的技术可应用于多路复用的其它整数比，例如，2:1、3:1、5:1等。集成电路装置10包含在本文中称为位产生单元18的阵列12。经由相应字线16及位线/位线条对14a/14b组合存取各单元18位置。在实施例中，各单元为sram单元。在某些实施例中，各单元由在其栅极处耦合到相同字线的两个独立晶体管组成，其中第一晶体管具有耦合到位线14a的源极/漏极端子且第二晶体管具有耦合到位线条14b的源极/漏极端子。

集成电路装置10包含用于解码地址且选择字线16的行解码器20及用于解码地址且选择位线14/位线条对的列解码器22。在所绘示实施例中，总行数目为2ⁿ且总列数目为2^m。感测放大器26a、26b到26x各与相应4:1列多路复用器24a、24b到24x相关联。为简化起见，术语“x”用来表示“2^m-2”，即，2^m除以4。各列多路复用器24经耦合到四个列，即，四个位线对14a、14b。例如，列(0)到列(3)的位线对14a、14b经耦合到第一列多路复用器24a，第一列多路复用器24a经耦合到第一感测放大器26a；列(4)到列(7)的位线对14a、14b经耦合到第二列多路复用器24b，第二列多路复用器24b经耦合到第二感测放大器26b；且列(2^m-4)到列(2^m-1)的位线对14a、14b经耦合到第x列多路复用器24x，第x列多路复用器24x经耦合到第x感测放大器26x。耦合到相同感测放大器26的列经受相同感测放大器偏移，从而导致相同电位感测偏差。

各感测放大器24的输出经耦合到相应去偏电路28，即，感测放大器26a经耦合到去偏电路28a；感测放大器26b经耦合到去偏电路28b；且感测放大器26x经耦合到去偏电路28x。在实施例中，去偏电路为如下文所描述的压缩器电路。控制器30经耦合到列解码器22(其经耦合到列多路复用器24)及去偏电路28。控制器30用来对用于产生去偏签名位的步骤定序，即，去偏签名向量。在实施例中，控制器30为有限状态机。下文结合图4到图5论述这些定序步骤的实施例。

针对各感测放大器26，存在对应去偏电路28。去偏电路28应简单且小，使得其可如同感测放大器般配装于sram单元节距内。在实施例中，去偏电路包括xor门(或xnor门)及锁存电路，例如d型触发器。本领域技术人员将理解，d型触发器在时钟循环的明确部分(例如时钟的上升边缘)处捕获d输入的值。所述所捕获值变成q输出。在其它时间，输出q不改变。d型触发器可被视为存储器单元、零阶保持或延迟线。应理解，还可使用实施用于促进本文中所论述的去偏目的的类似功能性的其它锁存器。使用列多路复用有助于为感测放大器及去偏电路提供更多空间。压缩(或如下文所描述的平均化)的功能需要针对各puf存取的多次读取以产生签名位。在这种情况下，对所有位线预充电且一次仅启动一个行(即，字线)。列电路将多次读取的每次读取隔离到相同列群组。如下文所描述，在实施例中，感测放大器需要多次循环。

列多路复用器24、感测放大器26、去偏电路28及控制器30可共同视为puf产生器或鉴认电路。

图2绘示去偏电路28的实施例，其可将多次位读取(即，由多个位产生单元18的相同感测放大器感测)压缩成单个输出puf位。压缩器包含xor门32及锁存器，例如d型触发器34。到xor门的输入包含来自感测放大器的输出(即，来自图1的感测放大器26)及d型触发器34的q输出。d型触发器还包含用于接收时钟信号clk的时钟输入及用于接收reset信号的重设输入。在实施例中，xor门可用xnor门替换。

图3绘示图2的压缩器28的一实施例的电路图。对应于xor门的电路组件经定位于用元件符号32标记的虚线框中，且对应于d型触发器锁存器的电路组件经定位于用元件符号34标记的虚线框中。

图4绘示对应于在控制器30的控制下由集成电路实施以将多路复用位线列群组的多个位压缩成单个位且由此针对ic的唯一位向量(即，puf签名)的所述输出位减小可归咎于感测放大器的偏差的步骤序列的方法100。应理解，图4的方法可针对选定字线的其它多路复用列群组及其相关联感测放大器并列实施。此后，针对各字线连续地重复这种方法，直到读取整个阵列12且产生完全位向量。当然，如所属领域中已知，预期所述输出向量之后续处理例如实施解决错误的错误校正。本文中所描述的去偏技术是除所述已知技术外的技术。

在方法100的步骤102处，执行预充电操作。特定而言，对与给定多路复用位线群组的所有位线(例如，耦合到图1中的列多路复用器24a的所有位线14)及数据线(例如，耦合到去偏电路28a的感测放大器26a的输出线)预充电。

在可与步骤102同时发生的步骤104处，重设压缩器的d型触发器(dff)锁存器。

在步骤106处，执行地址解码且选择与所解码地址相关联的字线。所述步骤涉及使用行解码器20解码地址且驱动选定字线。

在步骤108处，使用列多路复用器24选择来自多路复用位线对群组的位线对(例如，图1中的14a、14b)。选定位线对与列多路复用器24处的其它多路复用位线对隔离。

在步骤110处，由感测放大器感测列群组的选定位线对。所述步骤涉及基于耦合到选定位线对的位产生单元18处的值来将感测放大器的数据线驱动到全摆幅。

在步骤112处，使用d型触发器的当前q输出对所感测值(即，数据线上的感测放大器的输出)进行xor(或xnor)运算。所述步骤可涉及将所感测值提供为到xor(或xnor)门的第一输入且将d型触发器的当前q输出提供为第二输入。在所述第一遍次，q输出采用重设之后触发器采用的任何值。

在步骤114处，将xor运算的输出锁存到d型触发器的q输出。

在步骤116处，确定是否已感测最后一个所要位线对。假定每列mux群组四个列，那么可期望感测所有四个位线对或少于所有四个位线对的某一数目。

如果在步骤116处确定已感测所有位线对，那么程序在步骤120处结束，其中d型触发器的q输出为puf输出位，其为去偏差缩结果。

如果在步骤116处确定尚未感测所有位线对，那么在步骤118处再次对数据线预充电，且所述方法返回到步骤108以从列多路复用选择下一对位线用于感测。重复所述程序，直到不再需要感测更多位线对。

如上文结合图4所论述，在每次读取之后，使新读取数据与存储于锁存器(例如，d型触发器)中的先前读取数据进行xor运算且将新结果存储于锁存器中。虽然上文所描述的方法显著减小可归咎于感测放大器的任何偏移偏差，但所述方法依赖于压缩，其相较于其它puf设计导致信息的损耗。例如，在图1中所绘示的实施例中，其中存在4:1多路复用及压缩，假定x次读取，那么输出为具有x/4长度的向量。即，各去偏电路将4次位读取压缩成单个puf位，尽管puf位具有减小的偏差。结合图5描述平均化方法，其可不导致信息的损耗或导致较少信息损耗。

在图5的方法中，重复上文结合图4所描述的puf位产生程序以针对多路复用列群组中的位线对的不同子集组合提供平均化或抵消。(关于在效应类似于压缩而无位损耗的意义上的平均化/抵消。返回到上文关于硬币抛掷的实例，所述实例绘示平均化。如果抛掷有缺陷的硬币两次且取得hh、ht、th及tt的组合结果以表示正在进行平均化的结果。将“平均化”偏差。即，抛掷相同的有缺陷硬币(针对h的概率为0.6且针对t的概率为0.4)三次，可获得8种可能结果及xor结果(在靠近结果的括号中展示):(i)hhh(1)；(ii)hht(0)；(iii)hth(0)；(iv)htt(1)；(v)thh(0)；(vi)tht(1)；(vii)tth(1)；(viii)ttt(0)，其中相应概率如下：0.216、0.144、0.144、0.096、0.144、0.096、0.096、0.064。因而获得1的“平均值”为：0.216+0.096+0.096+0.096＝0.504。获得“0”的平均值＝0.144+0.144+0.144+0.064＝0.496。由于行解码仅需要进行一次，所以关于所述操作的延迟未增加。预充电也仅进行一次，因此不存在与预充电操作相关联的额外耗用。任何额外延迟可归咎于用于感测多个位线的感测放大器的多次循环。

使用图1的实例(其中每多路复用列群组存在四对位线且因此每感测放大器存在四个列)，(在图4的去偏方法中)可使用任意三个(总共四个)位线对来产生puf位输出。给定所述四个位线，那么存在三个位线对的四种可能组合，即，(i)bl1、bl2、bl3；(ii)bl1、bl2、bl4；(iii)bl1、bl3、bl4；及(iv)bl2、bl3、bl4。如果在图4的方法中单独使用这些组合中的各者，那么结果为4个输出位(即，输出位#1对应于bl1/bl2/bl3组合；输出位#2对应于bl1/bl2/bl4组合；输出位#3对应于bl1/bl3/bl4组合；且输出位#4对应于bl2/bl3/bl4组合)而非仅1个位(即，对应于bl1/bl2/bl3/bl4的组合的一个输出位)，这意味着不存在信息的损耗(相较于使用不涉及使用压缩的去偏的方法)。所述操作基本上执行偏差输出的平均化或偏差的抵消。将各列的输出视为无偏差。但共享感测放大器将偏差加到各输出，因为其皆使用相同感测放大器。现在，所述所增加偏差将相互抵消，因为其经组合以形成最终输出。存在来自相同感测放大器的三个偏差输出且其经组合以抵消偏差。当然，如果使用(可能四个组合中的)三个组合，那么信息的损耗仅为25％。且如果使用2个组合，那么信息的损耗仅为50％。下文结合图5描述所述组合方法。

图5中所绘示的方法200的步骤202、204及206相同于图4的方法100的步骤102、104及106。即，在步骤202处，执行预充电操作。特定而言，对与给定多路复用位线群组相关联的所有位线(例如，耦合到图1中的列多路复用器24a的所有位线14)及数据线(例如，耦合到压缩器28a的感测放大器26a的输出线)预充电。且在可与步骤202同时发生的步骤204处，重设压缩器的d型触发器(dff)锁存器。在步骤206处，选择对应于所解码地址的字线。

在步骤208处，选择来自多路复用列群组的位线对的子集组合。使用上述实例，第一组合可为位线对bl1、bl2、bl3。使用所述位线对组合，在步骤210处，执行图4的方法100的步骤108到120。即，感测bl1且对其输出进行xor运算并锁存到锁存器的输出。接着感测bl2，且使其输出与锁存器的当前输出进行xor运算并接着将所述结果锁存到锁存器的输出。最后，感测bl3，且使其输出与锁存器的当前输出进行xor运算并接着将所述结果锁存到锁存器的输出。所述最终输出表示位向量的一个puf位。

在步骤212处，检查刚刚在步骤208及210中使用的组合是否为透过列多路复用器耦合到感测放大器的列集合的待处理最终组合。如果在步骤212处确定其为待处理最终组合，那么所述方法在步骤214处结束。

如果在步骤212处确定其并非最终组合，那么在步骤214处重设锁存器，在步骤216处对数据线预充电，且所述方法返回到步骤208以选择下一组合，例如，组合bl1、bl2、bl4。接着处理所述组合以提供上文所描述的第二puf位输出。使用实例，将重复程序以处理第三组合(bl1、bl3、bl4)及第四组合(bl2、bl3、bl4)，从而导致总共四个输出puf位，其中感测放大器偏差减小且无信息的损耗，即，使用四个位产生单元来产生总共四个puf位。

应明白，在某些实施例中，可通过从相同列重复读取来减小感测放大器偏差。这种方法实际上如同抛掷相同的有缺陷硬币。图8中绘示方法400的实施例。在步骤402处，重设去偏电路的锁存器。在步骤404处，选择字线。在步骤406处，选择列多路复用器的位线对。在步骤408处，对选定位线对及数据线预充电。在步骤410处，感测位。在步骤412处，使感测操作的输出与d型触发器的当前q输出进行xor(或xnor)运算。在步骤416处，确定是否已读取选定单元达预选次数。如果否，那么方法返回到步骤408，这是因为由于在感测放大器操作之后对相同列的读取将干扰位线电压而需要再次对列预充电。当在步骤416处达到预选数目次读取(例如，在某些实施例中2次到4次读取)时，所述方法结束。

本文中所描述的去偏技术的实施例在“速度比较”型的puf中提供特定益处。在2016年10月7日提交的标题为“基于静态随机存取存储器之鉴认电路(sram-basedauthenticationcircuit)”的同在申请中、共同让与的美国专利申请案第15/288,342号中详细描述所述类型的puf的实施例，所述申请案的全部内容以引用方式并入本文中。如上文所描述，且在'342专利申请案中，位产生单元可经实施为在速度比较型的puf中使用的简单晶体管对。图6中绘示所述实施方案，但应理解，也可使用其它puf位产生技术，例如使用'342专利申请案中所描述的sram单元。

参考图6，图6中使用相同元件符号绘示图1中所绘示的组件。为简洁起见，图6中展示仅一个列及两个行。特定而言，图6展示图1的一部分，包含一个去偏电路28a、一个感测放大器26a、一个列多路复用器24a、与一对位线14a、14b相关联的一个列及两个行16(被标记为“第一行”及“第二行”)。图6展示puf位产生元件18的阵列12经实施为逻辑nmos阵列12a。如'342申请案中所描述，所述阵列还可经实施为pmos阵列或混合逻辑nmos及pmos阵列。

图6的mos阵列12a包含布置成行列配置的多个逻辑nmos晶体管40a、40b、40c、40d。逻辑nmos阵列12a进一步包含多个预充电晶体管42(特定而言，针对各位线的预充电晶体管)。据此，各位线14经耦合到放置于其中的逻辑nmos晶体管，且各行包含字线16，字线16经耦合到放置于其中的逻辑nmos晶体管。如所展示，第一位线14a包含沿第一位线14a放置的逻辑nmos晶体管40a、40c等；第二位线14b包含沿第二位线14b放置的逻辑nmos晶体管40b、40d等；第一行包含沿第一行放置且耦合到字线16的逻辑nmos晶体管40a、40b等；第二行包含沿第二行放置且耦合到相应字线16的逻辑nmos晶体管40c、40d等；以此类推。在一些实施例中，逻辑nmos晶体管中的各者在其漏极端处耦合到相应位线且在其源极端处耦合到电压电平(例如，接地)。此外，各字线16经配置以将确证信号提供到所耦合逻辑nmos晶体管的栅极以导通一或多个相应逻辑nmos晶体管。

关于预充电晶体管42a、42b，在图6的所绘示实施例中，预充电晶体管中的各者可经实施为pmos晶体管。所述预充电晶体管经耦合到位线，且经配置以接收预充电控制信号以便引起其自身导通。耦合到逻辑nmos阵列12a的鉴认电路大体上类似于上文所描述包含多个感测放大器26的实施例，其中各感测放大器透过相应列多路复用器24耦合到位线对14a、14b。在一些实施例中，验证电路的感测放大器26中的各者可包含电压模式感测放大器。在一些其它实施例中，感测放大器可包含电流模式感测放大器。下文所论述的逻辑nmos阵列12a及对应鉴认电路的操作将涉及将感测放大器实施为电压模式感测放大器。

在一些实施例中，为使感测放大器26a及去偏电路28a基于放电速率差来产生去偏输出位46，在一些实施例中，首先将位线14a、14b预充电到vdd。接着选择一行使得允许鉴认电路的感测放大器比较存在于相应位线上的放电速率。使用列多路复用器选择一列，使得对应位线对耦合到感测放大器。

例如，通过将确证信号设定为高来选择第1行。因而，导通逻辑nmos晶体管(例如，40a、40b等)。在一些实施例中，同时将预充电控制信号确证为高，其据此关断预充电晶体管42a、42b。因此，分别形成从位线14a通过逻辑nmos晶体管40a到接地及从位线14b通过逻辑nmos晶体管40b到接地的放电路径46a、46b，且因而，存在于位线14a及14b上的电压电平开始随相应放电速率下降。一旦位线14a上的电压电平与位线14b上的电压电平之间的差超过预定阈值(δv)，便由感测放大器26a产生输出位44且将输出位44提供到去偏电路28a以产生puf签名的输出puf位46。应理解，如上文结合图4及5所描述，基于感测放大器从耦合到列多路复用器24a的多个列的多次读取来产生输出puf位46。

返回到上文所描述的实例，其中连续重复程序以进一步减小偏差，即，例如通过首先对两对执行逻辑xor接着对所述两个xor对的输出执行逻辑xor，可将4n个位压缩为n个位，图7中展示去偏布置的实施例。图7展示耦合到感测放大器326的输出的经修改去偏电路328的一实施例。所述去偏电路328可代替图1中的各去偏电路28。在去偏电路328的某些实施例中，总共存在布置成树的3个xor门。第一层级具有两个xor门332a及332b。去偏电路还包含串联布置的三个锁存器334a、334b、334c，其中锁存器334c的输出经耦合到xor332b的一个输入，锁存器334b的输出经耦合到xor332b的另一输入，且锁存器334a的输出经耦合到xor332a的一个输入。xor332a的另一输入经耦合到感测放大器326的输出。

在根据一实施例的操作中，在第一循环期间，选择第一列(例如，col0)以使用感测放大器326来产生第一感测输出。在下一循环期间，由锁存器334a锁存第一输出且选择第二列(例如，col1)以使用感测放大器326来产生第二感测输出。在下一循环期间，将第一输出锁存到锁存器334b的输出，将第二输出锁存到锁存器334a的输出，且选择第三列(例如，col2)以使用感测放大器326来产生第三感测输出。最后，在第四循环期间，将第一输出锁存到锁存器334c的输出，将第二输出锁存到锁存器334b的输出，将第三输出锁存到锁存器334a的输出，且选择第四列(例如，col3)以在感测放大器326的输出处产生第四输出。应明白，串联连接的锁存器334操作为移位寄存器。此时，来自col0及col1的输出为到xor332b的输入，且来自col2及col3的输出为到xor332a的输入。所述两个xor332a、332b的输出为到最后一个xor332c的输入，其提供压缩电路的输出。

如上文所描述，某些实施例提供去除或大体上减小可归咎于产生puf签名中使用的感测放大器的感测偏差。在某些实施例中，所述去偏导致用于ic的鉴认技术中的改进式puf签名。某些实施例不涉及无额外耗用的信息的损耗。

在集成电路装置的一实施例中，所述集成电路装置包含：阵列，其包含布置成多个行及列的多个位产生单元，各位产生单元与相应行及列组合相关联；及物理不可复制函数(puf)产生器。所述puf产生器包含：多个列多路复用器，各列多路复用器经耦合到来自所述阵列的多个列；多个感测放大器，各感测放大器与所述列多路复用器中的相应者相关联；及多个去偏电路，各去偏电路与相应列多路复用器相关联且经耦合到所述感测放大器中的相应者的输出。各去偏电路可操作以取决于来自与耦合到所述去偏电路的相应列多路复用器的所述列相关联的所述位产生单元的一个以上所感测位来提供用于产生puf签名的输出，借此减小所述去偏电路所耦合到的感测放大器的感测偏差。在某些实施例中，各去偏电路包含：xor或xnor逻辑门；及数据锁存器，其具有耦合到所述逻辑门的输出的输入。在某些实施例中，所述数据锁存器具有耦合到所述逻辑门的第一输入的输出且所述逻辑门具有耦合到所述相应感测放大器的输出的第二输入。在某些实施例中，所述数据锁存器为d型触发器。在某些实施例中，所述集成电路装置进一步包含控制器，所述控制器可操作以控制各列多路复用器以将所述列的不同者循序地连接到与所述列多路复用器相关联的所述感测放大器。在某些实施例中，取决于来自与耦合到所述列多路复用器的所有列相关联的位产生单元的所感测位来产生用于产生所述puf签名的所述输出。在某些实施例中，取决于来自与耦合到所述列多路复用器的所有列的第一子集相关联的位产生单元的所感测位来产生所述去偏电路输出。在某些实施例中，所述集成电路装置经配置以取决于来自与耦合到所述列多路复用器的所有列的第二子集相关联的位产生单元的所感测位来产生用于产生第二pup签名的第二去偏电路输出。在某些实施例中，x数目个列经耦合到各列多路复用器，其中针对各选定字线及各列多路复用器，所述集成电路装置经配置以取决于来自与耦合到所述列多路复用器的所述x数目个列的x数目个子集相关联的位产生单元的所感测位来产生x数目个输出，其中x为4或更大的整数。在某些实施例中，所述puf产生器经配置以通过比较与所述位产生单元内的不同元件相关联的速度来提供用于产生所述puf签名的所述输出。在某些实施例中，针对各产生单元，所述元件包含耦合到第一位线及字线的第一晶体管以及耦合到第二位线及所述字线的第二晶体管。在某些实施例中，所述第一位线及所述第二位线为相邻位线且形成对应于列的位线对，而其中各列多路复用器经耦合到多个位线对且经配置以从所述多个位线对中选择以耦合到所述相应的感测放大器。

在另一实施例中，一种在产生puf签名时减小感测放大器偏差的方法包含：提供布置成多个行及列的位产生单元阵列，各位产生单元与相应行及列组合相关联；透过列多路复用器将所述列的第一集合耦合到第一感测放大器；选择一行；使用所述第一感测放大器来感测来自所述选定行中且与所述第一列集合相关联的所述位产生单元的多个位；及取决于所述多个位使用逻辑运算来产生用于产生puf签名的输出，其减小所述第一感测放大器的所述感测放大器偏差。在某些实施例中，所述逻辑运算包含xor或xnor运算。在某些实施例中，所述感测步骤及所述产生步骤包含以下步骤：(a)从所述第一列集合选择第一列；(b)使用所述第一感测放大器感测来自所述第一列中的第一位产生单元的第一位；(c)使用所述所感测第一位作为输入来执行所述逻辑运算；(d)锁存所述逻辑运算的输出以提供所锁存输出；(e)从所述第一列集合选择另一列；(f)使用所述第一感测放大器感测来自所述另一列中的另一位产生单元的另一位；(g)使用所述另一位作为第一输入且使用来自步骤(d)的所锁存输出作为第二输入来执行所述逻辑运算以提供另一输出；(h)将所述逻辑运算的所述另一输出锁存到所述所锁存输出；及(i)重复步骤(e)到(h)，直到已使用来自所述第一列集合的最后一个选定列，其中在步骤(i)完成之后，所述所锁存输出对应于用于产生puf签名的输出。在某些实施例中，取决于来自与来自所述第一列集合的所有列相关联的位产生单元的所感测位来产生用于产生所述puf签名的输出。在某些实施例中，取决于来自与所述第一列集合的第一子集相关联的位产生单元的所感测位来产生用于产生所述puf签名的所述输出。在某些实施例中，方法进一步包含取决于来自与所述第一列集合的第二子集相关联的位产生单元的所感测位来产生用于产生第二puf签名的第二输出。在某些实施例中，在所述第一列集合中存在x数目个列，且所述方法包含取决于来自与所述第一列集合中的所述x数目个列的x数目个相应子集相关联的位产生单元的所感测位来产生x数目个输出，其中x为4或更大的整数。

在又一实施例中，一种集成电路装置包含：阵列，其包含布置成多个行及列的多个位产生单元，各位产生单元与相应行及列组合相关联，各列对应于耦合到所述列中的位产生单元的相应位线对；物理不可复制函数(puf)产生器，其包含：多个列多路复用器，各列多路复用器经耦合到来自所述阵列的相应列集合；多个感测放大器，各感测放大器经耦合到所述列多路复用器中的相应者；及多个去偏电路，各去偏电路耦合到所述感测放大器中的相应者的输出，其中各去偏电路包含：具有第一及第二输入与输出的xor或xnor逻辑门及具有数据输入及数据输出的数据锁存器，其中所述逻辑门的第一输入经耦合到所述相应感测放大器的输出且第二输入经耦合到所述数据锁存器的数据输出；及控制器，所述控制器可操作以控制所述puf产生器以输出puf位的向量，在所述去偏电路的数据锁存器的数据输出处产生用于产生所述puf位的输出，其中用于产生所述puf位的各输出取决于来自所述位产生单元的一个以上所感测位使得减小所述感测放大器的感测偏差。

前文概述若干实施例的特征使得本领域的技术人员可更好地理解本发明实施例的方面。本领域的技术人员应明白，其可容易将本发明实施例用作用于设计或修改其它程序及结构以实行相同目的及/或达成本文中所介绍的实施例的相同优点的基础。本领域的技术人员还应认知，这些等效构造不背离本发明实施例的精神及范围，且其可在不背离本发明实施例的精神及范围的情况下在本文中作出各种改变、替换及更改。

符号说明

10集成电路装置

12位产生单元阵列

12a逻辑nmos阵列

14a第一位线

14b第二位线/位线条

16字线

18位产生单元

20行解码器

22列解码器

24a到24x列多路复用器

26a到26x感测放大器

28a到28x去偏电路

30控制器

32xor门

34d型触发器

40a逻辑nmos晶体管

40b逻辑nmos晶体管

40c逻辑nmos晶体管

40d逻辑nmos晶体管

42a预充电晶体管

42b预充电晶体管

44输出位

46输出puf位

46a放电路径

46b放电路径

100方法

102步骤

104步骤

106步骤

108步骤

110步骤

112步骤

114步骤

116步骤

120步骤

200方法

202步骤

204步骤

206步骤

208步骤

210步骤

212步骤

214步骤

216步骤

326感测放大器

328去偏电路

332axor门

332bxor门

332cxor门

334a锁存器

334b锁存器

334c锁存器

400方法

402步骤

404步骤

406步骤

408步骤

410步骤

412步骤

414步骤

416步骤

clk时钟信号

reset信号