一种检查时钟路径的方法与流程

本发明涉及eda设计领域，尤其涉及一种检查时钟路径的方法。

背景技术：

在深亚微米工艺下，半导体工艺尺寸越来越小，单片晶圆面积越来越大，由于不同工艺(p)、不同电压(v)、不同温度(t)条件下引起的影响越来越不能忽略(例如片上互连差异、层间电介质密度差异、寄生电阻电容差异等)。具体表现在soc数字电路中，时钟路径从源点出发，最终到达同步单元的时钟输入端，本来时间应该是一样的，但是因为制造工艺的原因，造成无法正确计算延迟快慢偏差。

传统的静态时序分析工具会考虑片上工艺偏差(ocv)的影响，在计算时序路径的延迟时候会乘以一个derate经验参数值。这种方法会带来悲观的不确定性估计，降低芯片设计的性能，在先进工艺条件下表现尤为明显。而且在互连线延迟影响和单元延迟影响的变化趋势不一样的条件下，路径延迟的计算值与实际芯片的表现差异较大。针对时钟路径的延迟计算，如何保证芯片设计在投片生产之后的正确性及稳定性，成为一个越来越重要的问题。

技术实现要素：

为了解决现有技术存在的不足，本发明的目的在于提供一种检查时钟路径的方法，检查时钟路径上的单元及线网延迟，避免由于不同工艺、电压、温度条件等引起的片上偏差，对时钟路径上的延迟产生影响，造成实际芯片无法正常工作的情况，从而保证了设计的稳定性，提高了芯片设计的良率。

为实现上述目的，本发明提供的检查时钟路径的方法，包括以下步骤：

1)读入工作条件下的时序库，获得所述工作条件下单元及线网的延迟计算信息；

2)确定具有时序关系的同步单元对，以及时钟路径；

3)计算时钟路径上的单元延迟总和、线网延迟总和，以及时钟路径总延迟；

4)计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例，判断两条时钟路径的平衡性。

进一步的，所述工作条件包括温度、电压、工艺条件。

进一步的，所述同步单元对，由用户给定或通过时序相关性分析获得。

进一步的，所述时钟路径上的总延迟表示为delaypath，计算公式为：

delaypath＝∑{celli}+∑{neti}

其中，∑{celli}为时钟路径上的单元延迟总和，∑{neti}为时钟路径上的线网延迟总和。

进一步的，所述线网延迟总和的偏差占时钟周期的比例的计算公式为：

ratioab＝|∑{neta}–∑{netb}|/periodclock

其中，ratioab为线网延迟总和的偏差占时钟周期的比例，∑{neta}为第一时钟路径的线网延迟总和，∑{netb}为第二时钟路径的线网延迟总和，periodclock为时钟周期。

更进一步的，所述步骤4)进一步包括：

定义阈值参数；

比较线网延迟总和的偏差占时钟周期的比例和阈值参数的大小；如果线网延迟总和的偏差占时钟周期的比例<阈值参数，则所述同步单元对所对应的时钟路径平衡；如果线网延迟总和的偏差占时钟周期的比例>阈值参数，则所述同步单元对所对应的时钟路径不平衡。

为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的检查时钟路径的方法的步骤。

随着半导体工艺的快速发展，不同工艺、电压、温度等pvt条件变化带来了片上偏差，严重影响着时序路径上的延迟计算。特别是针对时钟路径，它的延迟大小决定着时序路径是否满足时序约束要求。本发明在芯片生产之前就检查具有时序关系的各条时钟路径，筛选出不平衡的时钟路径，避免投片生产之后其路径延迟发生剧烈变化，从而保证设计的正确性及稳定性。

本发明将时钟路径上的单元延迟和线网延迟单独汇总求和，并结合时钟周期的比较，可以给设计者一个标准来检查并筛选出不平衡的时钟路径，有效帮助设计者在芯片投片生产之前就发现潜在的问题。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的检查时钟路径的方法的流程图；

图2为根据本发明的实施方式的两条平衡时钟路径上的单元及线网的延迟值分布示意图；

图3为根据本发明的实施方式的两条不平衡时钟路径上的单元及线网的延迟值分布示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

如果两条时钟路径比较平衡，表示不仅它们的路径总延迟接近，而且路径上单元延迟和线网延迟的比例也比较接近。对于不平衡的时钟路径，尽管路径总延迟接近，但是路径上单元延迟和线网延迟的比例差异较大，这样受到片上偏差的影响，导致在芯片投片生产之后两条时钟路径的实际延迟会相差很大，有影响设计稳定性的风险。

图1为根据本发明的检查时钟路径的方法的流程图，下面将参考图1，对本发明的检查时钟路径的方法进行详细描述。

首先，在步骤101，读入工作条件下的时序库。

在该步骤中，读入某个温度、电压、工艺条件下的时序库，获得该工作条件下单元及线网的延迟计算信息。

在步骤102，确定具有时序关系的同步单元对以及确定时钟路径。

在该步骤中，通过时序相关性分析，得到两个具有时序关系的同步单元(或者由用户直接给定同步单元对)，例如，dff_a和dff_b。找到时钟信号传递到同步单元对的时钟路径path_a和path_b。

在步骤103，计算时钟路径上的单元延迟总和、线网延迟总和以及时钟路径总延迟。

在该步骤中，统计在时钟路径上单元的延迟总和∑{celli}及线网的延迟总和∑{neti}。时钟路径上的总延迟可以表示为：

delaypath＝∑{celli}+∑{neti}

在步骤104，计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例，判断两条时钟路径的平衡性。

在该步骤中，首先定义阈值参数threshold值，其代表时钟路径上偏差占时钟周期的比例。例如，threshold＝0.1，阈值的值越小表示检查越严格。

然后，计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例：

ratioab＝|∑{neta}–∑{netb}|/periodclock

其中，∑{neta}为path_a时钟路径的线网延迟总和，∑{netb}为path_b时钟路径的线网延迟总和，periodclock为时钟周期。

如果计算得到的比例值大于阈值参数，表示这两条时钟路径并不平衡，存在受到片上偏差影响的风险，影响两条时钟路径上的延迟计算，造成芯片实际生产之后不能正常工作。

实施例1

图2为根据本发明的实施方式的两条平衡时钟路径上的单元及线网的延迟值分布示意图。图3为根据本发明的实施方式的两条不平衡时钟路径上的单元及线网的延迟值分布示意图。下面结合图2和图3具体应用本发明的检查时钟路径的方法。

(1)读入某个温度、电压、工艺条件下的时序库，获得该工作条件下单元及线网的延迟计算信息。

(2)确定具有时序关系的同步单元对以及确定时钟路径。dff_a与dff_b是挑选出来具有时序关系的同步单元对(可以工具自动挑选也可以由用户人为给定)。

(3)计算出在该工艺条件下，时钟信号到达dff_a和dff_b的各自时钟路径上的单元延迟及线网延迟，并求和。

对于图2：∑{cella}＝0.4，∑{neta}＝0.6；

∑{cellb}＝0.4，∑{netb}＝0.6。

对于图3：∑{cella}＝0.8，∑{neta}＝0.2；

∑{cellb}＝0.2，∑{netb}＝0.8。

(4)假设时钟周期为5，定义阈值参数threshold＝0.1。

计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例：

对于图2：ratioab＝|∑{neta})–∑{netb}|/periodclock＝0

对于图3：ratioab＝|∑{neta})–∑{netb}|/periodclock＝0.12

经过比较可知，图2中的ratioab<threshold，表示两条时钟路径是平衡的，结合图2分析可知，同步单元对的时钟路径上单元和线网延迟比较平衡，时钟信号同时到达它们的时钟输入端；而图3中的ratioab>threshold，表示两条时钟路径不平衡，结合图3分析可知，dff_a的时钟路径上以单元延迟为主，dff_b的时钟路径上以线网延迟为主，这种不平衡会造成在投片生产之后，两条路径的延迟变化不同，它们的时钟信号并不能同时到达各自的时钟输入端，即容易受到工艺参数变化影响，会导致芯片生产后产生不可预知的时钟偏差。这种设计的稳定性较差，需要重新设计以提高芯片的良率。

本发明还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的检查时钟路径的方法的步骤，所述检查时钟路径的方法参见前述部分的介绍，不再赘述。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。