一种基于忆阻神经网络的预测电路的制作方法

本发明涉及数模电路的技术领域，尤其涉及一种基于忆阻神经网络的预测电路。

背景技术：

近些年来，人工神经网络技术迅猛发展。人工神经网络已经被用于解决各式各样的问题，其在模式识别、自动控制、预测估计、生物、医学、经济等各种工程领域表现卓越，解决了不少由传统计算方式不能解决的问题。但是目前的人工神经网络大都是基于计算机编程而实现的，依旧运行在基于传统冯·诺依曼架构的计算机上，消耗了大量的计算力。

2008年惠普公司在实验室制备出了一种具有记忆性质的电阻，在nature杂志上发文称这就是多年前就被预测存在的第五种被动电子元器件忆阻。由于忆阻的特性非常类似于生物神经网络中的突触，并具有非常快的速度和极低的能耗，可以直接用来模拟生物神经网络，因此许多学者开始研究基于忆阻的人工神经网络。

基于忆阻的人工神经网络已被用于处理基本的图像识别问题，也有人提出了基于忆阻的联想记忆神经网络电路。基于忆阻的神经网络凭借其独有的优势，被广泛应用于多个类脑智能技术方向，获得了极大地发展。

技术实现要素：

针对现有人工神经网络消耗了大量的计算力的技术问题，本发明提出一种基于忆阻神经网络的预测电路，可对输入到电路当中的信息做出智能判断，从而输出表示预测结果信号。

为了达到上述目的，本发明的技术方案是这样实现的：一种基于忆阻神经网络的预测电路，包括忆阻神经网络模块、迭代器、信号输入模块和信号输出模块，信号输入模块的输入端子与输入信号相连接，信号输入模块的输出端子与迭代器的第一输入端子相连接，迭代器的第二输入端子与忆阻神经网络模块的输出端子相连接，迭代器的输出端子分别与忆阻神经网络模块的输入端和信号输出模块的输入端子相连接，信号输出模块的输出端子输出电路的输出信号。

所述信号输入模块上设有第一时钟信号，迭代器上设有第二时钟信号和第三时钟信号

所述忆阻神经网络模块包括一组输入端子和一组输出端子，迭代器包括一组输出端子、一组第一输入端子和一组第二输入端子，所述迭代器的一组第一输入端子与信号输入模块的一组输出端子一一对应连接，信号输入模块把输入信号转换成符合忆阻神经网络模块要求的信号并传送至迭代器，迭代器的第一输入端子接收来自信号输入模块的信号以初始化迭代器；所述忆阻神经网络模块的一组输出端子与迭代器的一组第二输入端子一一对应连接，忆阻神经网络模块的一组输入端子与迭代器的一组输出端子一一对应连接，迭代器的一组输出端子与信号输出模块的一组输入端子一一对应连接，迭代器接收来自于忆阻神经网络模块的信息，并通过迭代器的输出端子把信息传递到忆阻神经网络模块的输入端子，完成迭代操作；信号输出模块接收来自于迭代器的信号并经过转换后输出信号。

所述忆阻神经网络模块包括一个8*8的忆阻阵列和八个电压求和比较单元，忆阻阵列中每列8个忆阻的p极均与迭代器中相应的输出端子相连接，忆阻阵列中每行8个忆阻的m极均与相应的电压求和比较单元相连接，电压求和比较单元的输出为8个输出端子。

所述电压求和比较单元包括第一运算放大器、第二运算放大器和第三运算放大器，第一运算放大器的反相输入端与忆阻的m极相连接，第一运算放大器的反相输入端通过第一电阻与第一运算放大器的输出端相连接，第一运算放大器的输出端与第二电阻相连接，第二电阻与第二运算放大器的反向输入端相连接，第二运算放大器的反向输入端通过第三电阻与第二运算放大器的输出端相连接，第一运算放大器和第二运算放大器的同相输入端均接地；所述第二运算放大器的输出端与第三运算放大器的同相输入端相连接，第三运算放大器的反相输入端与电压源相连接，第三运算放大器的输出端为忆阻神经网络模块的一个输出端子。

所述迭代器包括8个并联连接的迭代单元，迭代单元包括第一d触发器和第二d触发器，第一d触发器的输入端与忆阻神经网络模块的一个输出端子相连接，第一d触发器的控制端与第二时钟信号相连接，第一d触发器的输出端和第一初始化输入端子分别与或门的输入端相连接，或门的输出端与第二d触发器的输入端相连接，第二d触发器的控制端与第三时钟信号相连接，第二d触发器的输出端与第一缓冲门的输入端相连接，第一缓冲门的输出端为迭代器的输出端子；所述第一d触发器和第二d触发器的异步置0端r′均与第二初始化输入端子相连接，所述第一d触发器和第二d触发器的异步1端s′均与第三初始化输入端子相连接，第一初始化输入端子、第二初始化输入端子和第三初始化输入端子分别与信号输入模块的输出端子相连接。

所述信号输入模块包括四组并联连接的信号输入单元，信号输入单元与一个输入信号相连接，信号输入单元包括第一压控开关、第二压控开关、第三压控开关、第四压控开关和电压绝对值模块，第一压控开关、第二压控开关、第三压控开关和第四压控开关的反向控制电压输入端均接地、正向控制电压输入端均与第一时钟信号相连接；输入信号分别与电压绝对值模块的输入端、第一非门的输入端、第二压控开关的第一触点和输出端子i相连接，第一非门的输出端与第一压控开关的第一触点相连接，第一压控开关的第二触点分别与电阻i和第二非门的输入端相连接，第二非门的输出端与输出端子ii相连接，电阻i接地；所述第二压控开关的第二触点分别与电阻ii和第三非门的输入端相连接，第三非门的输出端与输出端子iii相连接，电阻ii接地；所述电压绝对值模块的输出端与第四非门的输入端相连接，第四非门的输出端分别与第五非门的输入端、第四压控开关的第一触点和输出端子vi相连接，第五非门的输出端与第三压控开关的第一触点相连接，第三压控开关的第二触点与第六非门的输入端和电阻iii相连接，第六非门的输出端与输出端子iv相连接，电阻iii接地；第四压控开关的第二触点分别与第七非门的输入端和电阻iv相连接，第七非门的输出端与输出端子v相连接，电阻iv接地；所述输出端子i-vi分别与2个相邻的迭代单元的第一初始化输入端子、第二初始化输入端子和第三初始化输入端子相连接。

所述信号输出模块包括四组并联连接的信号输出单元，每个信号输出单元分别有两个输入端和一个输出端；信号输出单元包括非门、与门、缓冲门和电阻；信号输出单元的第一输入端分别与第十一非门、第十三非门、第二与门和第四与门的输入端相连接，信号输出单元的第二输入端分别与第一与门的输入端、第十二非门的输入端、第十四非门的输入端和第四与门的另一输入端相连接，第十一非门的输出端与第一与门的另一输入端相连接，第十二非门的输出端与第二与门的另一输入端相连接，第十三非门和第十四非门的输出端分别与第三与门的输入端相连接；第一与门的输出端通过第二缓冲门与第一输出电阻相连接，第二与门的输出端通过第三缓冲门与第二输出电阻相连接，第三与门的输出端通过第四缓冲门与第三输出电阻相连接，第四与门的输出端通过第五缓冲门与第四输出电阻相连接，第一输出电阻、第二输出电阻、第三输出电阻和第四输出电阻并联连接后作为输出端。

本发明的有益效果：当向电路中输入一个不完整的信息时，电路会根据忆阻神经网路中经过训练而存储的信息，经过处理，输出一个预测结果；所输出的预测结果是根据忆阻神经网路中经过训练而存储的信息对输入信息所作出的智能化判断。本发明解决了现有人工神经网络依赖于计算机，需要消耗大量计算力的问题，具有预测功能的忆阻神经网络电路具有十分重要的现实意义。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的电路原理图。

图2为图1中忆阻神经网络模块的电路图。

图3为图1中迭代器的电路图。

图4为图1中信号输入模块的电路图。

图5为图1中信号输出模块的电路图。

图6为本发明的仿真结果图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，一种基于忆阻神经网络的预测电路，其特征在于，包括忆阻神经网络模块、迭代器、信号输入模块和信号输出模块，信号输入模块的输入端子与输入信号相连接，信号输入模块的输出端子与迭代器的第一输入端子b相连接，迭代器的第二输入端子a与忆阻神经网络模块的输出端子相连接，迭代器的输出端子分别与忆阻神经网络模块的输入端和信号输出模块的输入端子相连接，信号输出模块的输出端子输出电路的输出信号。

所述信号输入模块上设有第一时钟信号，迭代器上设有第二时钟信号和第三时钟信号。当有信号输入到信号输入模块时，第一时钟信号处于高电平状态，使得信号输入模块的输出信息能够被正常传送至迭代器，以完成迭代器的初始化工作。迭代器被初始化之后，第一时钟信号变为低电平，从而使迭代器的异步置零、置一端均为高电平，以免影响迭代器中各触发器的正常工作。第二时钟信号和第三时钟信号的脉宽均为四分之一个时钟周期，且第三时钟信号滞后第二时钟信号四分之一个时钟周期。第二时钟信号和第三时钟信号的输出脉冲交替出现，以控制迭代器完成迭代操作。

所述忆阻神经网络模块包括一组输入端子和一组输出端子，迭代器包括一组输出端子、一组第一输入端子b和一组第二输入端子a，所述迭代器的一组第一输入端子b与信号输入模块的一组输出端子一一对应连接，信号输入模块把输入信号转换成符合忆阻神经网络模块要求的信号并传送至迭代器，迭代器的第一输入端子b接收来自信号输入模块的信号以初始化迭代器；所述忆阻神经网络模块的一组输出端子与迭代器的一组第二输入端子a一一对应连接，忆阻神经网络模块的一组输入端子与迭代器的一组输出端子一一对应连接，忆阻神经网络模块接收待处理信息并输出已处理过的信息。迭代器的一组输出端子与信号输出模块的一组输入端子一一对应连接，迭代器接的第二输入端子a接收来自于忆阻神经网络模块的信息，并通过迭代器的输出端子把信息传递到忆阻神经网络模块的输入端子，完成迭代操作；信号输出模块接收来自于迭代器的信号并经过转换后输出信号。可以延伸到2个或多个。下面以忆阻神经网络模块、迭代器和信号输出模块之间有8个信号传送为例介绍每个模块的电路结构。

如图2所示，所述忆阻神经网络模块包括一个8*8的忆阻阵列和八个电压求和比较单元，忆阻阵列由64个忆阻排列成8*8的矩阵，每行有8个忆阻，每列也有8个忆阻。忆阻阵列中每列8个忆阻的p极均与迭代器中相应的输出端子相连接，忆阻阵列中每行8个忆阻的m极均与相应的电压求和比较单元相连接，电压求和比较单元的输出为8个输出端子。即忆阻阵列的一组引脚im1～im8分别与迭代器的输出端子ot1～ot8相连，忆阻阵列的每列忆阻与一个输入引脚相连接。忆阻阵列的另一组即忆阻矩阵的每行忆阻的引脚o′m1～o′m8分别与八组电压求和比较单元的输入引脚i′m1～i′m8相连。八个电压求和比较单元的输出端om1～om8分别与迭代器的第二输入端子it1～it8相连。

所述电压求和比较单元包括第一运算放大器、第二运算放大器和第三运算放大器，第一运算放大器的反相输入端与忆阻的m极相连接，第一运算放大器的反相输入端通过第一电阻与第一运算放大器的输出端相连接，第一运算放大器的输出端与第二电阻相连接，第二电阻与第二运算放大器的反向输入端相连接，第二运算放大器的反向输入端通过第三电阻与第二运算放大器的输出端相连接，第一运算放大器和第二运算放大器的同相输入端均接地；所述第二运算放大器的输出端与第三运算放大器的同相输入端相连接，第三运算放大器的反相输入端与电压源相连接，第三运算放大器的输出端为忆阻神经网络模块的一个输出端子。

具体地，对于电压求和比较单元vsu1，第一电阻rm1连接于第一运算放大器opm1的反相输入端和输出端之间，第一运算放大器opm1的反相输入端作为电压求和比较单元vsu1的输入端子i′m1，并与忆阻阵列的一个输出引脚o′m1相连。第一运算放大器opm1的同相输入端接地。第二电阻rm2连接于第二运算放大器opm1的输出端和第二运算放大器opm2的反相输入端之间，第三电阻rm3连接于第二运算放大器opm2的反相输入端和输出端之间，第二运算放大器opm2的同相输入端接地。第三运算放大器opm3的同相输入端与第二运算放大器opm2的输出端相连，第三运算放大器opm3的反相输入端与电压源vm1相连，电压源vm1的另一端接地，第三运算放大器opm3的输出端作为电压求和比较单元vsu1的输出端子om1，输出端子om1与迭代器的一个输入端子it1相连。其余7组电压求和比较单元结构类似，且其输入引脚i′m2～i′m8分别与忆阻阵列的输出引脚o′m2～o′m8相连，其输出端om2～om8分别与迭代器的输入端子it2～it8相连。

如图3所示，迭代器包括8个并联连接的迭代单元，迭代单元包括第一d触发器和第二d触发器，第一d触发器的输入端与忆阻神经网络模块的一个输出端子相连接，第一d触发器的控制端与第二时钟信号相连接，第一d触发器的输出端和第一初始化输入端子分别与或门的输入端相连接，或门的输出端与第二d触发器的输入端相连接，第二d触发器的控制端与第三时钟信号相连接，第二d触发器的输出端与第一缓冲门的输入端相连接，第一缓冲门的输出端为迭代器的输出端子；所述第一d触发器和第二d触发器的异步置0端r′均与第二初始化输入端子相连接，所述第一d触发器和第二d触发器的异步1端s′均与第三初始化输入端子相连接，第一初始化输入端子、第二初始化输入端子和第三初始化输入端子分别与信号输入模块的输出端子相连接。

具体地，迭代单元itu1包括第一d触发器ft1、第二d触发器ft2、或门dt1和第一缓冲门dt2。第一d触发器ft1的输入端作为迭代单元itu1的输入端子it1并与电压求和比较单元vsu1的输出端子om1相连，第一d触发器ft1的控制端连接第二时钟信号clkt1，第一d触发器ft1的输出端与或门dt1的一个输入端相连，或门dt1的另一个输入端作为迭代单元itu1的第一初始化输入端子pt1，并连接于信号输入模块的一个输出端子oi1。第二d触发器ft2的输入端连接或门dt1的输出端，第二d触发器ft2的控制端连接第三时钟信号clkt2，第二d触发器ft2的输出端连接缓冲门dt2，缓冲门dt2的输出作为迭代单元itu1的输出端子ot1，输出端子ot1与忆阻神经网络模块的一个输入端子im1相连。第一d触发器ft1和第二d触发器ft2的异步置0端r′共同相连，作为迭代单元itu1的第二初始化输入端子pt2，第二初始化输入端子pt2与信号输入模块的一个输出端子oi2相连，第一d触发器ft1和第二d触发器ft2的异步置1端s′共同相连，作为迭代单元itu1的第三初始化输入端子pt3，并与信号输入模块的一个输出端子oi3相连。其余7组迭代单元的组成结构与迭代单元itu1类似，且其输入端子it2～it8分别与所述电压求和比较模块的输出om2～om8相连，其输出分别与忆阻阵列的输入端子im2～im8相连，初始化输入端子pt4～pt24分别与所述信号输入模块的输出oi4～oi24相连。

如图4所示，所述信号输入模块包括四组并联连接的信号输入单元，信号输入单元与一个输入信号相连接，信号输入单元包括第一压控开关、第二压控开关、第三压控开关、第四压控开关和电压绝对值模块，第一压控开关、第二压控开关、第三压控开关和第四压控开关的反向控制电压输入端均接地、正向控制电压输入端均与第一时钟信号相连接；输入信号分别与电压绝对值模块的输入端、第一非门的输入端、第二压控开关的第一触点和输出端子i相连接，第一非门的输出端与第一压控开关的第一触点相连接，第一压控开关的第二触点分别与电阻i和第二非门的输入端相连接，第二非门的输出端与输出端子ii相连接，电阻i接地；所述第二压控开关的第二触点分别与电阻ii和第三非门的输入端相连接，第三非门的输出端与输出端子iii相连接，电阻ii接地；所述电压绝对值模块的输出端与第四非门的输入端相连接，第四非门的输出端分别与第五非门的输入端、第四压控开关的第一触点和输出端子vi相连接，第五非门的输出端与第三压控开关的第一触点相连接，第三压控开关的第二触点与第六非门的输入端和电阻iii相连接，第六非门的输出端与输出端子iv相连接，电阻iii接地；第四压控开关的第二触点分别与第七非门的输入端和电阻iv相连接，第七非门的输出端与输出端子v相连接，电阻iv接地；所述输入端子i-vi分别与2个相邻的迭代单元的第一初始化输入端子、第二初始化输入端子和第三初始化输入端子相连接。

具体地，信号输入单元siu1包括4个第一压控开关si1、第二压控开关si2、第三压控开关si3和第四压控开关si4，7个第一非门di2、第二非门di4、第三非门di5、第四非门di1、第五非门di3、第六非门di6和第七非门di7，4个电阻iri1、电阻iiri2、电阻iiiri3和电阻ivri4和一个电压绝对值模块absi1。电压绝对值模块absi1的输入端既作为信号输入单元siu1的一个输入端子ii1接收外部输入信号，又作为一个输出端子ioi1与迭代器的第一初始化输入端pt1相连。另外电压绝对值模块absi1的输入端又与第一非门di2的输入端相连，第一非门di2的输出与第一压控开关si1的一个触点相连，第二压控开关si2的一个触点与电压绝对值模块absi1的输入端相连，直接接收输入信号，电压绝对值模块absi1的输出端通过第四非门di1、第五非门di3连接至第三压控开关si3的一个触点，第四压控开关si4的一个触点与第四非门di1的输出端及第五非门di3的输入端共同连接。第一压控开关si1、第二压控开关si2、第三压控开关si3和第四压控开关si4的另一个触点分别通过电阻iri1、电阻iiri2、电阻iiiri3和电阻ivri4接地，并分别连接于第二非门di4、第三非门di5、第六非门di6、第七非门di7的输入端。第一压控开关si1、第二压控开关si2、第三压控开关si3和第四压控开关si4的反向控制电压输入端共同接地、正向控制电压输入端连接时钟信号源第一时钟clki。第二非门di4、第三非门di5、第六非门di6、第七非门di7的输出端分别作为信号输入单元siu1的输出端子iioi2、输出端子iiioi3、输出端子vioi4和输出端子voi5。第四非门di1的输出直接作为信号输入单元siu1的另一个输出端子vioi6。信号输入单元siu1的输出端子oi1～oi6分别连接于迭代器的初始化输入端子pt1～pt6。其余3组信号输入单元结构类似，信号输入单元的输入ii2～ii4分别接收外部输入信号，其输出oi7～oi24分别与迭代器的初始化输入端子pt7～pt24相连。

如图5所示，所述信号输出模块包括四组并联连接的信号输出单元，每个信号输出单元分别有两个输入端和一个输出端；信号输出单元包括非门、与门、缓冲门和电阻；信号输出单元的第一输入端分别与第十一非门、第十三非门、第二与门和第四与门的输入端相连接，信号输出单元的第二输入端分别与第一与门的输入端、第十二非门的输入端、第十四非门的输入端和第四与门的另一输入端相连接，第十一非门的输出端与第一与门的另一输入端相连接，第十二非门的输出端与第二与门的另一输入端相连接，第十三非门和第十四非门的输出端分别与第三与门的输入端相连接；第一与门的输出端通过第二缓冲门与第一输出电阻相连接，第二与门的输出端通过第三缓冲门与第二输出电阻相连接，第三与门的输出端通过第四缓冲门与第三输出电阻相连接，第四与门的输出端通过第五缓冲门与第四输出电阻相连接，第一输出电阻、第二输出电阻、第三输出电阻和第四输出电阻并联连接后作为输出端。

具体地，信号输出单元sou1包括四个非门---第十一非门do1、第十二非门do2、第十三非门do3和第十四非门do4，四个与门---第一与门do5、第二与门do6、第三与门do7、第四与门do8，四个缓冲门---第二缓冲门do9、第三缓冲门do10、第四缓冲门do11、第五缓冲门do12和四个输出电阻---第一输出电阻ro1、第二输出电阻ro2、第三输出电阻ro3、第四输出电阻ro4。第十一非门do1、第十三非门do3的输入端和第二与门do6、第四与门do8的一个输入端共同连接并作为信号输出单元sou1的一个输入端子--第一输入端io1。第一输入端io1与迭代器的一个输出端子ot1相连。非门do2、do4的输入端和与门do5的一个输入端及do8的另一个输入端共同连接并作为信号输出单元sou1的一个输入端子io2。io2与所述迭代器的一个输出端子ot2相连。第十一非门do1、第十二非门do2的输出端分别连接第一与门do5、第二与门do6的另外一个输入端，第十三非门do3、第十四非门do4的输出端分别连接第三与门do7的两个输入端，第一与门do5、第二与门do6、第三与门do7、第四与门do8的输出端分别通过第二缓冲门do9、第三缓冲门do10、第四缓冲门do11、第五缓冲门do12与第一输出电阻ro1、第二输出电阻ro2、第三输出电阻ro3、第四输出电阻ro4连接，第一输出电阻ro1、第二输出电阻ro2、第三输出电阻ro3、第四输出电阻ro4均为1欧姆。第一输出电阻ro1、第二输出电阻ro2、第三输出电阻ro3、第四输出电阻ro4的另一端共同连接，并作为信号输出单元sou1的输出端子oo1。第二缓冲门do9的输出电平恒为0v，第三缓冲门do10的输出电平分别为0v和4v，第四缓冲门do11的输出电平分别为0v和-4v，第五缓冲门的do12的输出电平分别为0v和-8v。其余3组信号输出单元结构类似，信号输出单元的输入io3～io8分别与迭代器的输出端子ot3～ot8相连，其输出端子oo2～oo4分别作为信号输出模块的输出。

本发明的四个模块---忆阻神经网络模块、迭代器模块、信号输入模块和信号输出模块按照图1所示连接而成完整的忆阻神经网络的预测电路。信号输入模块的输入端子[ii1,ii2,ii3,ii4]作为完整电路的输入端子[i1,i2,i3,i4]，信号输出模块的输出端子[oo1,oo2,oo3,oo4]作为完整电路的输出端子[o1,o2,o3,o4]。当向电路中输入一个不完整的信息时，电路会根据忆阻神经网路中经过训练而存储的信息，经过处理，输出一个预测结果，所输出的预测结果表示对输入信息所作出的智能化判断。

具体来说，本发明的电路结构可以完成判断科学家的小游戏。有四个科学家--富兰克林、图灵、香农和卡哈尔，每个科学家有四种属性：1是否研究神经网络，2是否是英国人，3是否出生于20世纪，4是否是一名数学家。对于每种属性，如果答案为“是”，则属性值为“1”，如果答案为“否”，则属性值为“0”，如果答案为“不知道”，则属性值为“-1”。则富兰克林可表示为[0,1,1,0]，图灵可表示为[1,1,1,1]，香农可表示为[0,0,1,1]，卡哈尔可表示为[1,0,0,0]。

现有一组不完整信息：不知道是否研究神经网络，是英国人，不知道是否出生于20世纪，不是数学家。可以表示为向量[-1,1,-1,0]^t。把此向量作为信号输入到电路的信号输入端子[i1,i2,i3,i4]当中。信号输入模块中信号输入单元siu1的输入对应为-1，-1经过信号输入单元siu1被转换为[-1，0，1，0，1，0]，信号输入模块中的信号输入单元siu2的输入对应为1，1经过信号输入单元siu2被转换为[1，1，0，0，1，0]，信号输入模块中信号输入单元siu3的输入对应为-1，-1经过信号输入单元siu3被转换为[-1，0，1，0，1，0]，信号输入模块中信号输入单元siu4的输入对应为0，0经过信号输入单元siu4被转换为[0，0，1，1，0，1]。通过接收来自于各信号输入单元的信号，迭代器的状态被初始化为ot＝[0,0,1,0,0,0,0,1]^t，一秒钟之后初始化完成，时钟信号clki变为低电平，使触发器异步置1端和异步置0端保持高电平，以保证迭代器不再持续受初始化信号的影响，进而完成迭代操作。期间，如果dt1、dt3、dt5、dt7、dt9、dt11、dt13、dt15中某几个或门接收到的信号值为1，则其所在的迭代单元在迭代运算当中的输出值恒为1。

迭代器接收到初始化信号后，时钟信号clkt1保持1/4个迭代周期(一个迭代周期4秒钟)。clkt1变为低电平1s钟后，时钟信号clkt2出现高电平并保持1/4个迭代周期。此后时钟信号循环反复出现。左右两侧的两列触发器在时钟信号的作用下交替触发，改变锁存状态，把从信号输入模块接收到的信号送至忆阻神经网络模块进行反复处理，最终输入信号在迭代器和忆阻神经网络的处理过程中达到收敛，不再更改状态。

忆阻神经网络模块的忆阻经过训练后其阻值被设置为(单位为欧姆)：

相应地，矩阵w'的权值被设为

忆阻阵列的输出经过电压求和比较单元的求和比较运算。电压求和比较单元的比较值通过调整各电压源vm的值可设为t＝vm＝[1.5，2.5，2.5，1.5，0.5，2.5，2.5，1.5]^t。忆阻阵列的输出值大于或等于比较值则输出1，小于比较值则输出0。电压求和比较单元的结果送至迭代器，再由迭代器返回至忆阻阵列进行迭代。在忆阻神经网络模块及迭代器的作用下信号被反复迭代。忆阻阵列的输入，即迭代器的输出为：

ot＝f(w(f(w(f(w(f(w*ot-t))-t))-t))-t)……，

其中，

迭代器的输出ot在反复迭代下，最终收敛于[0,1,1,0,1,0,0,1]。信号输出模块把从迭代器的输出接收到的8信号重新转化为4个，即[0,1,1,0]。

由此可知，当电路的输入信息为：不知道是否研究神经网络，是英国人，不知道是否出生于20世纪，不是数学家，表示为向量[-1,1,-1,0]^t时。把此向量作为信号输入到电路的信号输入端子[i1,i2,i3,i4]后，经过电路的迭代处理后最终收敛于[0,1,1,0]，并作为最终输出。电路的最终输出预测所输入的信息为富兰克林。本发明的电路的仿真结果如图6所示，输入信号为[-1,1,-1,0]，第一次迭代后变为[-1,1,1,0]，第二次迭代后变为[0,1,1,0]，第三和第四次迭代后最终收敛于[0,1,1,0]。

本发明提出的忆阻神经网络的预测电路，当电路中输入一个不完整的信息时，电路会根据忆阻神经网路中经过训练而存储的信息，经过处理，输出一个预测结果，所输出的预测结果表示对输入信息所作出的智能化判断。本发明的忆阻神经网络模块具有仿生特性，有望解决模式识别、人工智能中出现的复杂问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。