处理器系统及其存储器控制方法与流程

本发明属于计算机技术，更具体地，涉及嵌入存储器控制方法及其处理器系统。

背景技术：

在处理器系统中，程序存储器用于保存应用程序代码(指令)，还可以用于保存程序执行时用到的数据(例如操作数、查找表信息)。对于大型的片上系统(soc)，程序存储器可以采用外部的同步动态随机存储器(sdram)，然后，通过高速缓冲(cache)，以匹配高速的处理器(cpu)与外部存储器之间的访问速度的差异。在小型的片上芯片(soc)中，由于成本限制未采用外部存储器。

在小型的soc系统中，采用嵌入式存储器(例如，eflash、otp、mtp)，然后，通过指令预取来匹配高速的处理器(cpu)与嵌入式存储器之间的访问速度的差异，在硬件上只需要增加一组缓冲寄存器。

然而，尽管嵌入式存储器和缓冲寄存器相结合的方法可以降低芯片成本，然而，该方法仅适用于处理器的工作频率与嵌入式存储器频率相差不超过几倍的情况。如果处理器的频率太高，处理器可能不能及时地从嵌入式存储器获取相应的指令和/操作数。结果，处理器经常处于等待状态，导致系统效率降低。

技术实现要素：

本发明的目的在于提供根据系统时钟频率选择存储器的访问路径的处理器系统及其存储器控制方法。

根据本发明的一方面，提供一种处理器系统，包括：第一选择器，包括第一至第三端口；分别与第一选择器的第一至第三端口连接嵌入式存储器、处理器和高速缓冲存储器，所述嵌入式存储器用于存储应用程序代码，其中，所述第一选择器提供控制信号的路由功能，使得第一端口与第二端口之间的第一信号路径、或者第一端口与第三端口之间的第二信号路径连通。

优选地，所述第一选择器还包括第一选择端口，所述第一选择器根据第一选择端口提供的第一选择信号，选择第一信号路径和第二信号路径之一连通。

优选地，所述处理器提供所述第一选择信号，当处理器的频率小于第一阈值时，所述第一选择信号使得第一信号路径连通，当处理器的频率大于等于第一阈值时，所述第一选择信号使得第二信号路径连通。

优选地，在第一信号路径连通时，所述嵌入式存储器工作于低功耗模式，其中，处理器直接从嵌入式存储器读取数据，在第二信号路径连通时，所述嵌入式存储器工作于高效访问模式，其中，在高速缓冲存储器与嵌入式存储器之间进行数据缓存。

优选地，所述处理器获取的数据为指令和/或操作数。

根据本发明的另一方面，提供一种用于处理器系统的存储器控制方法，包括：将处理器的频率与第一阈值进行比较；当处理器的频率小于第一阈值时，嵌入式存储器工作于低功耗模式；以及当处理器的频率大于等于第一阈值时，嵌入式存储器工作于高速访问模式，其中，在高速访问模式中，处理器经由高速缓冲存储器从嵌入式存储器获取指令和/或操作数；在低功耗模式中，处理器直接从嵌入式存储器获取指令和/或操作数。

优选地，通过第一选择器提供控制信号的路由功能，使得嵌入式存储器工作于低功耗模式和高速访问模式之一。

优选地，第一选择器包括分别与嵌入式存储器、处理器和高速缓冲存储器相连的第一至第三端口，并且第一选择器根据第一选择信号，使得在第一端口与第二端口之间的第一信号路径、第一端口与第三端口之间的第二信号路径连通。

优选地，在第一信号路径连通时，所述嵌入式存储器工作于低功耗模式，在第二信号路径连通时，所述嵌入式存储器工作于高效访问模式。

根据本发明的实施例的处理器系统，在处理器与嵌入式存储器之间引入高速缓冲存储器以及选择器。所述处理器系统通过第一信号路径和第二信号路径的选择，在低功耗模式和高效访问模式之间切换。所述处理器系统例如根据系统时钟频率选择嵌入式存储器的访问路径。例如，在处理器频率较高时，处理器从高速缓冲存储器获取指令和/或操作数，在处理器频率较低时，处理器从嵌入式存储器直接获取指令和/或操作数。因而，该处理器系统可以兼顾处理器的运行效率和功耗，并且降低芯片成本。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出根据本发明的第一实施例的处理器系统的示意性框图；

图2示出根据本发明的第二实施例的处理器系统的示意性框图；

图3示出根据本发明的第三实施例的处理器系统的示意性框图；

图4示出根据本发明的第四实施例的访问嵌入式存储器的方法的流程图；

图5示出根据本发明的第五实施例的存储器扩展方法的流程图；

图6示出根据本发明的第六实施例的程序升级方法的流程图；

图7示出图6中升级文件写入操作的流程图；以及

图8至10示出在程序升级方法的不同步骤中的存储器操作示意性框图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1示出根据本发明的第一实施例的处理器系统的示意性框图。该处理器系统包括片上系统(soc)100。所述片上系统100包括中央处理器(cpu)101、高速缓冲存储器(cache)102、第一选择器103和嵌入式存储器104(例如，可编程存储器，即otp或mtp)。

在处理器系统中，中央处理器101用于执行指令。高速缓冲存储器102与中央处理器101连接，用于缓存中央处理器101所需的指令和/或操作数。高速缓冲存储器102经由第一选择器103连接至嵌入式存储器104。

第一选择器103，包括分别与嵌入式存储器104、中央处理器101、高速缓冲存储器102相连的第一至第三端口；例如，第一选择器103与嵌入式存储器104之间经由第一端口传送控制信号，第一选择器103与中央处理器101经由第二端口传送控制信号；第一选择器103与高速缓冲存储器102之间经由第三端口传送控制信号。

第一选择器103提供控制信号的路由功能。在该实施例中，控制信号例如是嵌入式存储器的读写信号。从图1可以看出，第一选择器103可以选择嵌入式存储器104与中央处理器101之间的第一信号路径。此外，第一选择器103还可以选择高速缓冲存储器102与中央处理器101的第二信号路径。

第一选择器103还包括第一选择端口，所述第一选择器根据第一选择端口提供的第一选择信号，使得第二端口和第三端口之一与第一端口连通，从而选择第一信号路径和第二信号路径之一。其中，第一选择信号由中央处理器101提供，当中央处理器101的频率大于等于第一阈值时，所述第一选择信号使得第一信号路径连通；当中央处理器101的频率小于第一阈值时，所述第一选择信号使得第二信号路径连通。

中央处理器101采用第一选择器103选择系统的工作模式，使系统处于以下第一和第二模式之一。第一模式即低功耗模式，中央处理器101直接从嵌入式存储器104获取指令和/或操作数。第二模式即高速访问模式，其中，中央处理器101经由高速缓冲存储器102从嵌入式存储器104获取指令和/或操作数。

采用该架构的处理器系统可以使得系统在cpu频率处于高频或低频时嵌入式存储器均能与中央处理器匹配。该方案可以提高系统的工作效率。

图2示出了根据本发明的第二实施例的处理器系统的示意性框图。与图1所述的处理器系统不同，在根据本发明的实施例的处理器系统中，处理器系统还包括spiflash存储器200，片上系统还包括第二选择器105和spiflash接口控制器106。

在处理器系统中，高速缓冲存储器经由第一选择器103、第二选择器105以及spiflash接口控制器106连接至spiflash存储器200。

第二选择器105包括分别与嵌入式存储器104、spiflash接口控制器106、第一选择器103的第一端口相连的第四至第六端口。例如，第二选择器105与嵌入式存储器104之间，经由第四端口传输控制信号。第二选择器105与spiflash接口控制器106之间，经由第五端口传送控制信号。第二选择器105与第一选择器103的第一端口之间，经由第六端口传送控制信号。

第二选择器105提供控制信号的路由功能。在该实施例中，控制信号例如是嵌入式存储器或spiflash存储器的读写信号。从图2可以看出，第二选择器105可以选择嵌入式存储器104与中央处理器101之间的第三信号路径。此外，第二选择器105还可以选择spiflash存储器200与中央处理器101的第四信号路径。

第二选择器105还包括第二选择端口，所述第二选择器根据第二选择端口提供的第二选择信号，使得第四端口与第六端口之间的第三信号路径、或者第五端口与第六端口之间的第四信号路径连通。其中，第二选择信号由中央处理器101提供，当嵌入式存储器的空间大于第二阈值时，所述第二选择信号使得第三信号路径连通；当嵌入式存储器的空间小于第二阈值时，所述第二选择信号使得第四信号路径连通。

采用该架构的处理器系统，可以使系统存储更复杂的应用程序代码。该方案可以提供系统的容量。

图3示出根据本发明的第三实施例的处理器系统的示意性框图。与图2所述的处理器不同，在本发明的第三实施例的处理器系统中，片上系统还包括spiflash控制寄存器107和内存108(例如，随机存储器，即ram)。例如，外设设备300存储升级文件。在将外设设备300连接至片上系统100之后，将升级文件从外设设备300读入至内存108。

spiflash控制寄存器107连接在中央处理器101与spiflash接口控制器之间。其中，spiflash控制寄存器107与中央处理器101之间经由寄存器读写总线相连。spiflash控制寄存器107与spiflash接口控制器之间传输控制信号和数据信号。

spiflash控制寄存器107提供控制信号的路由功能，在该实施例中，控制信号例如是spiflash存储器200的读写信号，数据信号例如是中央处理器101执行程序操作所需的指令和/或操作数。从图3可以看出，spiflash控制寄存器107可以选择spiflash接口控制器106与高速缓冲存储器102之间的第五信号路径。此外，spiflash控制寄存器107还可以选择中央处理器101与spiflash接口控制器106之间的第六信号路径连通。中央处理器101采用spiflash控制寄存器107执行spiflash接口控制器106的模式切换操作，使得spiflash接口控制器106可以处于以下第五和第六种模式之一。第五模式即锁定模式，其中，在高速缓冲存储器102与spiflash存储器200之间，自动进行数据缓存。第六模式即寄存器控制模式，其中中央处理器101可以对spiflash存储器200进行读、写和擦除操作。例如，在第六模式中，中央处理器101读取内存108，获得升级文件并将其写入spiflash存储器200，从而实现spiflash存储器200的升级。

中央处理器101不仅可以经由高速缓冲存储器102和spiflash接口控制器106访问spiflash存储器200，还可以经由spiflash控制寄存器107以及spiflash接口控制器106访问spiflash存储器200。

采用该架构的处理器系统可以使得系统的spiflash存储器接口除了指令之外，还能够支持到spiflash存储器升级。该方案可以兼容原有的处理器系统，并且低成本地提供新增功能。

在优选的实施例中，spiflash存储器200的接口为可编程复用的接口。因此，spiflash存储器200可复用为数据存储器。spiflash存储器能够复用为数据存储器，spiflash存储器接口能够复用为某些标准的控制总线，使得系统的应用灵活性增加。

在优选的实施例中，上述处理器系统还包括嵌入式存储器控制寄存器109，连接在中央处理器101和嵌入式存储器104之间；所述嵌入式存储器控制寄存器109提供附加的寄存器控制模式，其中，中央处理器101对嵌入式存储器104进行读、写和擦除操作中的至少一种操作。

图4是根据本发明的第四实施例的访问嵌入式存储器的方法的流程图。所述嵌入式存储器的高效访问方法包括以下步骤。

在步骤s100中，将中央处理器101的频率与第一阈值进行比较。

由于中央处理器的工作频率与嵌入式存储器的工作频率达不到匹配时，会影响中央处理器的工作。因此，需要根据中央处理器的工作频率选择相应的工作模式。

在步骤s200中，当中央处理器101的频率小于第一阈值时，嵌入式存储器104工作于第一模式。第一模式即低功耗模式，中央处理器101直接从嵌入式存储器104获取指令和/或操作数。

在步骤s300中，当中央处理器101的频率大于等于第一阈值时，嵌入式存储器工作于高速访问模式。第二模式即高速访问模式，中央处理器101经由高速缓冲存储器102从嵌入式存储器104获取指令和/或操作数。

如上所述，在中央处理器的工作频率较高时，在高效访问模式下，由于高速缓冲存储器会预先存储近期要使用的指令，会提高中央处理器获取指令的速度，否则会由于嵌入式存储器的速度会跟不上中央处理器的速度，造成中央处理器经常处于等待状态。

图5是根据本发明的第五实施例的存储器扩展方法的流程图。所述嵌入式存储器的扩展方法包括以下步骤。

在步骤s400中，将应用程序与嵌入式存储器的容量进行比较。

由于嵌入式存储器的容量一般比较小，如果应用程序过大的话，嵌入式存储器的容量不够存储时则需要对嵌入式存储器进行扩展以便存储应用程序。

在步骤s500中，当应用程序的数据小于嵌入式存储器的容量时，处理器系统工作于正常工作模式，第三模式为处理器的正常工作模式，处理器从嵌入式存储器获取指令和/或操作数。

在步骤s600中，当应用程序的数据大于嵌入式存储器的容量时，处理器从第三模式切换至第四模式，第四模式为处理器的程序扩展模式，处理器从外部spiflash存储器获取指令和/或操作数。

如上所述，当应用程序过大时，嵌入式存储器不足以存储时，需要在片上系统外增加spiflash存储器，中央处理器通过高速缓冲存储器从外部的spiflash存储器获取指令和/或操作数。系统利用外部的spiflash存储器来扩展程序。

图6是根据本发明的第六实施例的程序升级方法的流程图，图8至10示出在程序升级方法的不同步骤中的存储器操作示意性框图。所述spiflash存储器升级方法包括以下多个步骤。

spiflash存储器200的存储区可以分为不同的区域，即程序区和保留区。程序区是中央处理器101的寻址空间，根据功能可示意性的分为a、b、c三块，如图8所示。在spiflash存储器200的区域a、b、c中分别存储第一复制程序、升级驱动程序和第二复制程序。

在步骤s700中，在spiflash接口控制器的第五模式，将升级驱动程序复制到高速缓冲存储器中。第五模式即spiflash接口控制器的锁定模式，其中在高速缓冲存储器102与spiflash存储器200之间，自动进行数据缓存。

升级驱动程序用于执行升级时针对spiflash接口控制器103的各种操作，例如包括接口状态切换程序和读写擦除等控制程序。在优选的实施例中，在复制升级驱动程序之后进行地址锁定，使得升级驱动程序处于高速缓冲存储器锁定的地址空间中。

图8示出步骤s700的存储器操作示意性框图，其中，用于执行升级驱动程序复制操作的第一复制程序表示为a程序，而升级驱动程序自身表示为b程序。

在步骤s800中，中央处理器301执行接口状态切换程序，将spiflash接口控制器从第五模式切换至第六模式。第六模式即spiflash接口控制器的寄存器控制模式。

如上所述，只有当spiflash存储器200的spiflash接口控制器103被切换为寄存器控制模式，才能对接口进行读写和擦除等操作，否则会与中央处理器101接口冲突。

在步骤s900中，在spiflash接口控制器的第六模式，将升级文件写入spiflash存储器200。如果数据存储器不能一次性读取升级文件的情况时，则分块读取升级文件。该升级文件写入步骤将结合图7进一步详细说明。

在优选的实施例中，在步骤s900之后，系统重新上电，或者在高速缓冲存储器中运行复位程序，使得系统将执行新升级的程序。

图7示出图6中升级文件写入步骤的流程图。为了执行图6中的步骤s900，可以执行以下多个步骤。

在步骤s901中，中央处理器301执行高速缓冲存储器102中的升级驱动程序，对spiflash存储器200进行擦除操作，从而擦除spiflash存储器200的保留区，准备下一步升级文件数据的写入。

在步骤s902中，判断升级文件是否大于内存空间。

如果升级文件小于内存空间，则执行步骤s903至s905。

在步骤s903中，中央处理器301执行spiflash存储器200中的第二复制程序，将外设设备内的升级文件全部读入到内存。

在步骤s904中，中央处理器301执行高速缓冲存储器102中的升级驱动程序，对spiflash存储器200进行擦除操作，从而擦除spiflash存储器的程序区。

在步骤s905中，中央处理器301执行高速缓冲存储器102中的升级驱动程序，对spiflash存储器200进行写入操作，从而将内存数据写入到spiflash存储器的程序区。

如果升级文件大于内存空间，则执行步骤s906至s311。

在步骤s906中，中央处理器301执行spiflash存储器200中的第二复制程序，将外设设备内的升级文件的一部分读入到内存。

在步骤s907中，中央处理器301执行高速缓冲存储器102中的升级驱动程序，对spiflash存储器200进行写入操作，从而将内存数据写入到spiflash存储器的保留区。

在步骤s908中，判断是否已经复制全部升级文件。如果未复制全部升级文件，则重复步骤s906至s908。通过多次循环，直至将全部升级文件复制到spiflash存储器的保留区，进一步执行步骤s909至311。

图9示出步骤s906至s908的存储器操作示意性框图，其中，用于执行升级文件复制操作的第二复制程序表示为c程序，而升级驱动程序自身表示为b程序。

在步骤s909中，中央处理器301执行高速缓冲存储器102中的升级驱动程序，对spiflash存储器200进行擦除操作，从而擦除spiflash存储器200的程序区。该步骤擦除了spiflash存储器200的区域a、b、c，这样系统代码生命就此终止。

在步骤s910中，中央处理器301执行高速缓冲存储器102中的升级驱动程序，对spiflash存储器200进行读取和写入操作，将spiflash存储器200的保留区内容复制至程序区。

图10示出步骤s909至s910的存储器操作示意性框图，其中，升级驱动程序自身表示为b程序。

由于可以在系统的运行状态切换spiflash接口控制器的工作模式，上述处理器系统的应用灵活性增加，不仅限于提供可升级的系统，而且可以提供存储器扩展功能。例如，将存储存储器复用为数据存储器，从而扩展系统的数据区。

在本发明实施例中，嵌入式存储器的升级方法与程序存储器的升级方法一样，嵌入式存储器切换至控制寄存器模式，处理器对嵌入式存储器进行读、写或删除操作中的至少一种，进而实现对嵌入式存储器的程序升级。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。