一种FPGA平台的制作方法

本发明涉及电路设计技术领域，更具体地说，涉及一种fpga平台。

背景技术：

fpga(field－programmablegatearray)，即现场可编程门阵列，它是在pal、gal、cpld等可编程器件的基础上进一步发展的产物。其作为专用集成电路(asic)领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，其能够快速成品。

fpga平台可以处理较为复杂的逻辑，其一般包括多个数据处理模块，各个数据处理模块具有既定的处理逻辑，每个数据处理模块依照预设的处理规则和电路处理单元处理数据并输出。例如：一个fpga平台包括三个数据处理模块，且第一数据处理模块的输出为第二数据处理模块的输入，第二数据处理模块的输出为第三数据处理模块的输入，即这个三个数据处理模块为串行连接。

那么在处理数据的过程中，当第一数据处理模块的输出有误时，必然会导致第二数据处理模块和第三数据处理模块的输出错误；当第二数据处理模块的输出有误时，必然会导致第三数据处理模块的输出错误。可见，现有的fpga平台的每个数据处理模块无法确定其输出是否正确，若一个数据处理模块的输出有误，将会直接导致后续模块的输出错误，如此不仅降低了数据的有效性输出，还拖慢了整个fpga平台数据处理效率。

因此，如何提高fpga平台的数据处理效率和有效数据的输出，是本领域技术人员需要解决的问题。

技术实现要素：

本发明的目的在于提供一种fpga平台，以提高fpga平台的数据处理效率和有效数据的输出。

为实现上述目的，本发明实施例提供了如下技术方案：

一种fpga平台，包括：多个数据处理模块，每个数据处理模块包括：控制器、第一逻辑单元、第二逻辑单元和数据输出单元，其中：

每个数据处理模块中的控制器用于：控制所述第一逻辑单元和所述第二逻辑单元分别处理待处理数据，并对所述第一逻辑单元输出的第一处理结果和所述第二逻辑单元输出的第二处理结果进行对比，当所述第一处理结果和所述第二处理结果相同时，通过所述数据输出单元输出所述第一处理结果和所述第二处理结果包含的有效数据。

其中，每个数据处理模块还包括：用于获取所述待处理数据的数据输入单元。

其中，所述数据输入单元还用于：将所述待处理数据拆分为多个数据组，并将每个数据组作为所述待处理数据。

其中，每个数据处理模块中的控制器还用于：当所述第一处理结果和所述第二处理结果不同时，通过逆向算法分别对所述第一处理结果和所述第二处理结果进行检验。

其中，每个数据处理模块中的控制器还用于：当检验出所述第一处理结果和所述第二处理结果中存在正确结果时，通过所述数据输出单元输出所述正确结果包含的有效数据。

其中，每个数据处理模块还包括：当检验出所述第一处理结果和所述第二处理结果中不存在正确结果时，进行报警的报警单元。

其中，每个数据处理模块还包括：当所述第一处理结果不正确时，用于提示所述第一逻辑单元有误的第一提示单元；当所述第二处理结果不正确时，用于提示所述第二逻辑单元有误的第二提示单元。

通过以上方案可知，本发明实施例提供的一种fpga平台，包括：多个数据处理模块，每个数据处理模块包括：控制器、第一逻辑单元、第二逻辑单元和数据输出单元，其中：每个数据处理模块中的控制器用于：控制所述第一逻辑单元和所述第二逻辑单元分别处理待处理数据，并对所述第一逻辑单元输出的第一处理结果和所述第二逻辑单元输出的第二处理结果进行对比，当所述第一处理结果和所述第二处理结果相同时，通过所述数据输出单元输出所述第一处理结果和所述第二处理结果包含的有效数据。

可见，本发明提供的fpga平台中的各个数据处理模块，能够自行检测自身输出是否正确，如此则在一定程度上提高了数据的有效性输出。例如：若fpga平台包括三个数据处理模块，且第一数据处理模块的输出为第二数据处理模块的输入，第二数据处理模块的输出为第三数据处理模块的输入，即这个三个数据处理模块为串行连接。那么在处理数据的过程中，各个数据处理模块会自行检测自身输出的正确性，一定程度上能够避免因某个数据处理模块的输出有误而引起的大面积错误输出，从而可降低错误输出，提高数据的有效性输出和fpga平台的数据处理效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例公开的一种fpga平台示意图；

图2为本发明实施例公开的一种现有fpga平台示意图；

图3为本发明实施例公开的另一种fpga平台示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种fpga平台，以提高fpga平台的数据处理效率和有效数据的输出。

参见图1，本发明实施例提供的一种fpga平台，包括：多个数据处理模块，每个数据处理模块包括：数据输入单元101、控制器102、第一逻辑单元103、第二逻辑单元104和数据输出单元105，其中：

每个数据处理模块中的控制器102用于：控制第一逻辑单元103和第二逻辑单元104分别处理待处理数据，并对第一逻辑单元103输出的第一处理结果和第二逻辑单元104输出的第二处理结果进行对比，当第一处理结果和第二处理结果相同时，通过数据输出单元105输出第一处理结果和第二处理结果包含的有效数据。

每个数据处理模块中的数据输入单元101，用于获取待处理数据，将待处理数据拆分为多个数据组，并将每个数据组作为待处理数据。也就是说，为了提高数据处理效率，可以将待处理数据进行拆分，得到多个数据组，并按序处理这些数据组。

其中，每个数据处理模块中的控制器还用于：当第一处理结果和第二处理结果不同时，通过逆向算法分别对第一处理结果和第二处理结果进行检验。

其中，当检验出第一处理结果和第二处理结果中存在正确结果时，通过数据输出单元输出正确结果包含的有效数据。也就是说，当第一处理结果和第二处理结果中的任意一个处理结果正确时，当前数据处理模块均会存在有效数据输出。

在本实施例中，fpga平台具有n个数据处理模块，n大于2且n为正整数，各个数据处理模块之间串行连接，具体请参见图1。图1中，每个虚线框代表一个数据处理模块，每个数据处理模块内均包括有数据输入单元、控制器、第一逻辑单元、第二逻辑单元和数据输出单元。

可见，本发明提供的fpga平台中的各个数据处理模块，能够自行检测自身输出是否正确，如此则在一定程度上提高了数据的有效性输出。例如：若fpga平台包括三个数据处理模块，且第一数据处理模块的输出为第二数据处理模块的输入，第二数据处理模块的输出为第三数据处理模块的输入，即这个三个数据处理模块为串行连接。那么在处理数据的过程中，各个数据处理模块会自行检测自身输出的正确性，一定程度上能够避免因某个数据处理模块的输出有误而引起的大面积错误输出，从而可降低错误输出，提高数据的有效性输出和fpga平台的数据处理效率。

基于上述实施例，需要说明的是，每个数据处理模块还包括：当检验出第一处理结果和第二处理结果中不存在正确结果时，进行报警的报警单元。即：当第一处理结果和第二处理结果均不正确时，当前数据处理模块则不存在有效数据输出，此时报警单元进行报警。

具体的，当检验出第一处理结果和第二处理结果中不存在正确结果时，表明当前数据处理模块的输出有误，报警单元进行报警后，技术检修人员便可以快速定位输出错误的数据处理模块，这样可以提高fpga平台故障修复效率。

基于上述实施例，需要说明的是，每个数据处理模块还包括：当第一处理结果不正确时，用于提示第一逻辑单元有误的第一提示单元；当第二处理结果不正确时，用于提示第二逻辑单元有误的第二提示单元。

具体的，为第一逻辑单元和第二逻辑单元分别对应设置第一提示单元和第二提示单元，这样当第一逻辑单元和/或第二逻辑单元有误时，便可以准确定位错误的逻辑单元，可以节约检修时间。

本发明实施例公开了另一种fpga平台，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。

参见图2，图2为一种现有的fpga平台中的数据处理模块示意图。其中，该数据处理模块仅有一个处理逻辑，该处理逻辑的输出数据(即处理后资料)会通过不同的输出单元输出；当数据有效性确认单元确认输出数据有效时，通过有效数据输出单元输出；当数据有效性确认单元确认输出数据无效时，通过无效数据输出单元输出。其中，一个数据处理模块的处理结果必定会输出至另一个数据处理模块，那么若处理结果无效，则另一个数据处理模块将会处理无效数据，如此将导致另一个数据处理模块的处理结果有误。

为解决图2所示的现有技术的不足，本发明实施例提供了另一种fpga平台，请参见图3，包括：多个数据处理模块，每个数据处理模块包括：多个输入单元，即图3中的第一单元、第二单元……第n单元，控制器，第一组处理逻辑，第二组处理逻辑，第一组处理逻辑对应的处理后资料输出第一单元，第二组处理逻辑对应的处理后资料输出第二单元，数据有效性确认单元和有效数据输出单元。

具体的，控制器控制第一组处理逻辑和第二组处理逻辑分别处理同一个待处理资料，而后处理后资料输出第一单元输出第一组处理逻辑的处理结果，处理后资料输出第二单元输出第二组处理逻辑的处理结果；数据有效性确认单元将这两个处理结果进行对比，以确认这两个处理结果的有效性；之后有效数据输出单元将处理结果中的有效数据输出至另一数据处理模块。

其中，控制器依照预先存储的处理规则处理待处理资料。可见，本实施例提供的fpga平台能够避免无效结果的输出，同时提高有效结果的输出。

基于上述任意实施例，需要说明的是，fpga平台中的各个数据处理模块之间的连接关系基于fpga平台的电路设计逻辑而定，其连接关系可以是串行连接，也可以是并行连接。

基于上述任意实施例，需要说明的是，fpga平台可以用于处理多种类型的数据，例如图像数据、文本数据等，而不管fpga平台用于何种类型的数据，其均可以按照本发明的核心思想优化电路设计，以使每个数据处理模块能够自行检测自身输出是否正确。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。