电子设备及其应用于人工智能的FPGA的制作方法

本发明属于电子领域，尤其涉及一种电子设备及其应用于人工智能的fpga。

背景技术：

随着现场可编程门阵列(field－programmablegatearray，fpga)技术的飞速发展和人工智能的崛起，两者之间越来越相互影响、相互依存。目前，异构fpga体系结构已经渐渐成为支持人工智能应用的主流。其中，异构fpga将外部设备与fpga内核连接起来，以此形成一个支持灵活人工智能协处理器的系统，在该系统中人工智能协处理器由fpga内核实现，并且由于传统fpga内核包括麦克、存储器和随机逻辑处理模块，因此其可以很好的支持人工智能算法。

然而，虽然现有的fpga内核可以支持人工智能算法，但是传统fpga的连线结构却无法保证人工智能协处理器与系统总线的互连，即传统fpga内核的连线容易造成低速长线与布线拥塞，进而拉低系统整体的性能。

故，有必要提供一种技术方案，以解决上述技术问题。

技术实现要素：

本发明的目的在于提供一种电子设备及其应用于人工智能的fpga，其不会造成布线拥塞和低速长线的问题，进而提高了系统整体的性能。

本发明是这样实现的，一种应用于人工智能的fpga，所述fpga包括fpga内核，所述fpga内核中设置有内核总线和多个人工智能协处理器，所述人工智能协处理器用于进行人工智能控制，所述内核总线上设置有多个端口，并且一个端口与系统总线连接，其余端口与多个所述人工智能协处理器一一对应连接。

本发明的另一目的在于提供一种电子设备，所述电子设备包括上述应用于人工智能的fpga。

在本发明中，通过在fpga内核中设置内核总线和多个人工智能协处理器，并且内核总线上设置有多个端口，一个端口与系统总线连接，其余端口与多个人工智能协处理器一一对应连接，使得人工智能协处理器可通过内核总线与外部设备进行通信，进而实现人工智能控制，并且不会造成布线拥塞和低速长线的问题，从而提高了系统整体的性能。

附图说明

图1是本发明实施例一所提供的一种应用于人工智能的fpga的模块结构示意图；

图2是本发明实施例二所提供的一种应用于人工智能的fpga的模块结构示意图；

图3是本发明实施例三所提供的一种应用于人工智能的fpga的模块结构示意图；

图4是本发明实施例四所提供的一种应用于人工智能的fpga的模块结构示意图；

图5是本发明实施例五所提供的一种应用于人工智能的fpga中的内核总线的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

以下结合具体附图对本发明的实现进行详细的描述：

图1示出了本发明实施例一所提供的应用于人工智能的fpga的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

如图1所示，本发明实施例提供的应用于人工智能的fpga1包括fpga内核13，该fpga内核13中设置有内核总线131和多个人工智能协处理器130。其中，该人工智能协处理器130用于进行人工智能控制，该内核总线131上设置有多个端口1311，并且一个端口1311与系统总线14连接，其余端口311与多个人工智能协处理器130一一对应连接；需要说明的是，在本发明实施例中，fpga1的fpga内核13中除了设置有人工智能协处理器130和内核总线131外，该fpga内核13还包括但不限于麦克、存储器、用户逻辑等可以支持该fpga1完成人工智能算法控制的设备或电路，并且fpga内核13中包括麦克、存储器、用户逻辑的连接关系和工作原理可参考现有技术，此处不再赘述。

具体工作时，fpga1的fpga内核13中的人工智能协处理器130通过内核总线131上的端口1311与系统总线14进行通信，以使得当该fpga1工作于人工智能状况时，可以通过内核总线131与系统总线14上接入的设备通信，进而通过设备与fpga1中的内核13中的人工智能协处理器130共同完成具体的人工智能场景控制与交互；需要说明的是，在本发明实施例中，人工智能场景可以根据需要设置为不同的应用场景，此处不做具体限制。

进一步地，在本发明实施例中，系统总线14上接入的设备包括但不限于通信接口、存储器、处理器等设备，例如本发明图2所示的高速接口10、全局内存11以及中央处理器12等。其中，高速接口10与全局内存11以及中央处理器12均连接于系统总线14上；高速接口10用于外接设备(图中未示出)；全局内存11用于为fpga1提供存储空间；中央处理器12用于对fpga1中的各个模块进行整体控制。

进一步地，具体实施时，由于本发明实施例提供的fpga人工智能的fpga1主要应用于人工智能，因此本发明实施例的fpga1中的全局内存11可在该fpga1的工作过程中，将人工智能方面的数据交互过程进行存储，该全局内存11可采用各种存储器实现，此处不做具体限制；此外，高速接口10可外接各种设备，包括但不限于遥控器等电子设备，并且该高度接口10的接口类型并不做具体限制，而中央处理器12主要在该fpga1用于人工智能时，对基于该fpga1形成的人工智能系统1中的各种数据交互根据具体的场景进行相应的控制。

在本发明实施例中，本发明提供的应用于人工智能的fpga1通过在fpga内核13内部设置内核总线131，并将该内核总线131与系统总线14连接，使得该也应用于人工智能的fpga1有效缩短了人工智能协处理器130与系统总线14之间的距离，并且没有布线拥塞的弊端，消除了现有技术中因布线拥塞和低速长线造成的系统整体性能低的弊端。

进一步地，如图1所示，由于fpga内核13中的内核总线131是系统总线14的延伸，因此，其内部结构与系统总线14是一致的，并且其所连接的人工智能协处理器130需遵守系统总线14协议，以保证整个系统的正常工作，因此，本发明实施例提供的应用于人工智能的fpga1可保证内核总线131的多端口总线的时序。

进一步地，请参考图5，如图5所示，本发明实施例提供的应用于人工智能的fpga1中的内核总线131的具体结构由多根并行硬连接线1312组成，该多根并行硬连接线1312上设置有端口1311，并且该端口1311是通过并行硬连接线1312的形式引出的。

其中，在本发明实施例中，具体实施时，fpga内核13中的内核总线131由多根32-bit或64-bit的并行硬连线组成；此外，本发明实施例中的fpga内核13中的内核总线131上的每个端口1311为三态端口，即fpga内核13中的内核总线131上的每个端口1311可以工作于数据读出状态、也可以工作于数据写入状态，更可以工作在总线驱动状态，并且每个端口1311的每一位都可以在运行时动态改变驱动方向，以及内核总线131的每一位在给定时刻只能有一个驱动者。

进一步地，作为本发明一优选实施方式，如图1所示，本发明实施例所提供的应用于人工智能的fpga1中的fpga内核13的内核总线131呈t字形设置在fpga内核13中，且内核总线131上设置的多个端口1311(图中以四个为例进行说明)均匀分布在t字形两端。

其中，在本发明实施例中，由于t字形具有三个端，因此本发明实施例中所述的内核总线131上设置的多个端口1311均匀分布在t字形两端指的是：当该t字形内核总线131上设置有四个端口1311时，则在该t字形内核总线131的两端分别设置有两个端口1311；需要说明的是，本发明实施例中仅以四个为例进行说明，并不对t字形内核总线131上的端口数量进行具体限制，此外，t字形内核总线131的另外一端与系统总线14连接。

进一步地，作为本发明一优选实施方式，如图3所示，本发明实施例所提供的应用于人工智能的fpga1中的fpga内核13的内核总线131呈十字形设置在fpga内核13中，且内核总线131上设置的多个端口1311(图中以六个为例进行说明)均匀分布在十字形两端。

其中，在本发明实施例中，由于十字形具有四个端，因此本发明实施例中所述的内核总线131上设置的多个端口1311均匀分布在十字形三端指的是：当该十字形内核总线131上设置有六个端口1311时，则在该十字形内核总线131的三端分别设置有两个端口1311；需要说明的是，本发明实施例中仅以六个为例进行说明，并不对十字形内核总线131上的端口数量进行具体限制，此外，十字形内核总线131的另外一端与系统总线14连接。

进一步地，作为本发明一优选实施方式，如图4所示，本发明实施例所提供的应用于人工智能的fpga1中的fpga内核13的内核总线131呈环形设置在fpga内核13中，且内核总线131上设置的多个端口1311(图中以四个为例进行说明)均匀分布在该环形内核总线131上。

在本发明实施例中，通过将本发明实施例提供的应用于人工智能的fpga1中的fpga内核13内的内核总线131设置成不同的拓扑结构，例如t字形内核总线、十字形内核总线以及环形内核总线，使得内核总线131到人工智能协处理器130的距离有效减小，进而避免了低速长线造成的性能低下的问题发生。

进一步地，作为本发明一优选实施方式，本发明实施例所提供的应用于人工智能的fpga1中的fpga内核13内设置的内核总线131上设置的端口数目1311大于2，优选的该内核总线131上设置的端口数目1311的数目不小于人工智能协处理器130的数目，即内核总线131上设置的端口数目1311大于或者等于人工智能协处理器130的数目，其可根据人工智能应用的需求不同而不同。

在本发明实施例中，本发明实施例提供的应用于人工智能的fpga1通过在其fpga内核13内部的内核总线131上设置多个端口1311，使得该应用于人工智能的fpga1可以应用于不同的人工智能场景，提高了该应用于人工智能的fpga1的适用性，同时不会发生布线拥塞的问题。

进一步地，本发明还提供了一种电子设备，该电子设备包括应用于人工智能的fpga1。需要说明的是，由于本发明实施例所提供的应用于人工智能的fpga1和图1至图5所的应用于人工智能的fpga1相同，因此，本发明实施例所提供的电子设备中的应用于人工智能的fpga1的具体工作原理，可参考前述关于图1至图5的详细描述，此处不再赘述。

在本发明中，通过在fpga内核中设置内核总线和多个人工智能协处理器，并且内核总线上设置有多个端口，一个端口与系统总线连接，其余端口与多个人工智能协处理器一一对应连接，使得人工智能协处理器可通过内核总线与外部设备进行通信，进而实现人工智能控制，并且不会造成布线拥塞和低速长线的问题，从而提高了系统整体的性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。