可配置接口卡的制作方法

本申请要求于2018年3月28日提交的题目为“物理层灵活复用器(phyflexiblemux)”、申请号为62/649,494的美国临时专利申请的优先权，该美国临时专利申请的公开内容通过引用整体并入本文以用于本公开中的所有目的。

本发明涉及一种计算机互连体系结构，并且更特别地，涉及一种可自动配置以适应不同企业外型要素(formfactor)的接口设备或硬件模块以及用于重新配置硬件模块的方法。

背景技术：

外围组件互连高速(pci高速或pcie)是一种广泛用于许多计算和通信系统中的高速串行计算机扩展总线标准。pcie本身已经发展为支持针对第1代pcie的2.5gb/s的数据速率、针对第2代的5gb/s的数据速率、针对第4代的8gb/s一直到16gb/s的数据速率。已经存在多种pcie外型要素并且正在开发新的外型要素。新的pcie控制器需要支持所有传统的外型要素。

通常，不同的外型要素在机械上彼此不兼容，使得多种外型要素的电路板或接口卡将不会被错误地插入到不期望的插槽中。

外型要素的机械不兼容性对于大多数情况是好的，但是不适合于企业情况。例如，对于u.2和u.3外型要素，企业环境需要u.2和u.3外型要素之间的兼容外型要素。利用一种单个外型要素，控制器可以智能地确定它是sas/sata还是pcie、是u.2还是u.3、是单端口装置还是双端口装置。

为了减少引脚计数，u.3外型要素仅具有四个高速引脚通道。u.2外型要素具有六个高速引脚通道。虽然u.2和u.3外型要素的机械尺寸彼此兼容，但是实际pcie引脚的位置在4-通道配置和6-通道配置之间不兼容。

解决这种pcie引脚不兼容的传统方法是在印刷电路板(例如，主板、背板)级使用模拟多路复用(可选地在下文中被称为复用)，以基于一些控制信号将u.3外型要素的四个通道多路复用成u.2外型要素的六个通道。这种印刷电路板(pcb)级多路复用在相对低速的应用中可操作。然而，在非常高数据速率的pcie链路，例如16gb/s链路下操作是非常具有挑战性的。

为了解决这一挑战，本发明在模拟模块之前设置逻辑多路复用(复用)机构。而且，本发明的逻辑多路复用机构不仅可以支持具有u.2和u.3外型要素的插卡，而且还可以支持具有其它灵活外型要素的未来插卡。

技术实现要素：

本发明的实施例提供一种用于响应于物理接口的一些配置引脚的电信号而将逻辑通道自动地重新分配到物理接口的引脚的设备和方法。

本发明的实施例提供一种支持多个操作模式和配置的接口设备。该设备包括：物理接口，具有多个通道；端点装置，具有多个接口；多个多路复用器，设置在物理接口和端点装置之间；以及控制器，被配置为响应于多个操作模式中的被选择模式，通过多路复用器将多个通道中的第一部分通道路由(route)至多个接口中的第一部分接口。在一个实施例中，端点装置是pcie兼容装置。

本发明的实施例还提供一种用于通过多个多路复用器、端点装置将端点装置的逻辑通道分配至物理接口的物理引脚的方法，其中多路复用器和物理接口被集成在支持多个操作模式和配置的设备(电路卡)中。

以下描述与附图一起将提供对所要求保护的发明的本质和优点的更好理解。

附图说明

描述本发明的示例性实施例的附图构成本公开的一部分。附图将与说明书一起解释本发明的原理。

图1是示出pcie连接器的端子的定义的示意图。

图2是根据本发明的实施例的安装在背板上的pcie连接器的简化平面图。

图3a是示出连接器从具有单个端口的u.2外型要素到具有单个端口的u.3外型要素的转变的示意图。

图3b是示出在图3a中所示的转变之后的具有单个端口的u.3外型要素的连接器的机械概览的示意图。

图4是根据本发明的实施例的通过pcie链路与主机或pcie开关接口连接的端点端口的简化框图。

图5是根据本发明的实施例的pipe接口。

图6是示出经由×4pcie链路与另一pcie装置通信的pcie装置的示例的简化框图。

图7示出根据现有技术的用于在主板或背板上重新布置某些pcie通道的配置的简化框图。

图8是根据本发明的实施例的具有灵活多路复用器电路的pcie装置的简化高级框图，该多路复用器电路可基于由控制器提供的控制信号操作以自动重新布置pcie通道的物理位置。

图9a是根据本发明的实施例的示出联接至物理接口的四个pcie装置的pcie分岔卡的框图。

图9b是根据本发明的实施例的接口设备的框图。

图10a是根据本发明的实施例的包括与物理介质接入(pma)层(物理接口)通信的pcie端点装置的设备的框图。

图10b是示出根据本发明的实施例的端点装置的时钟方案的框图。

图11a示出现有u.2外型要素的引出线。

图11b示出具有单端口配置的u.3外型要素。

图11c示出具有双端口配置的u.3外型要素。

图12a示出根据本发明的实施例的将物理链路映射至逻辑链路的表1。

图12b示出pcie连接器的物理通道ph1、ph2、ph3、ph4、ph5和ph6的物理引出线。

图13示出了示出根据本发明的实施例的u.2、u.3、1×4和2×2配置的示例实施例的表2。

图14是示出根据本发明的一些实施例的用于通过多个多路复用器将通道分配至接口设备的接口的方法的流程图，其中设备具有多个通道，多个通道联接至具有接口的端点装置，其中设备支持多个操作模式和配置。

图15是示出根据本发明的一些实施例的与具有带有根组件的pcie模块的主机通信的集成电路的简化框图。

具体实施方式

术语和定义

pcie标准将链路定义为两个pci高速(pcie)装置之间的连接，即，链路是两个组件之间的双单工通信路径。链路可以包括用于两个pcie装置之间的通信的一个或多个通道。pcie标准进一步将通道定义为两个差分信号对(4条线)，一对用于发射，一对用于接收，以实现两个pcie装置之间的全双工通信。pcie装置可以被配置为在多个pcie链路宽度中操作。链路可以使由xn表示的多个通道聚合，其中n是支持的链路宽度中的任一个。例如，乘8链路(或×8)包括八个通道。pcie标准描述针对乘1(一个通道)链路、乘2(两个通道)链路、乘4(四个通道)链路、乘8(八个通道)链路、乘12(十二个通道)链路、乘16(十六个通道)链路和乘32(三十二个通道)链路的操作。pcie连接器是根据pcie规范制造的连接器，并且可以类似于pcie装置的方式支持针对一个、两个、四个、八个、十二个、十六个或三十二个通道的连接。连接器包括连接器主体和布置在多排中的多个端子(触点)。端子被配置为与另一电气组件、机械插头或装置建立电接触。pcie装置可以包括支持一个或多个通道配置(例如，1×32、2×16、4×8、16×2、32×1)的物理(phy)接口和介质访问控制(mac)接口。phy接口和mac接口之间的接口连接被称为pipe，pipe由英特尔公司发布的“用于pci高速体系结构的phy接口(phyinterfaceforpciexpressarchitecture)”定义。pcie标准将端点定义为启用pcie的i/o适配器(例如，图形卡、存储卡)。pcie通道也可以被称为pcie引脚。电路卡是指插入到连接器中的装置。分岔是指将多个pcie通道配置为配置数量的链路。分岔使在主机或多个主机与具有多个端点块的端点装置之间能够存在多个同时通道。

例如，pcie连接器的pcie通道0联接至pcie装置的物理接口的引脚0。例如，支持八个通道的pcie装置可以安装到物理上支持八个、十二个、十六个或三十二个通道的pcie连接器中，但是不能安装到一个、两个或四个通道的pcie连接器中。

图1是示出u.2外型要素的机电连接器的引出线的定义的示意图，该u.2外型要素的机电连接器可用于将sata、sas和pcie连接到主板或存储背板。连接器的引出线布置在彼此平行的第一侧(左边的主要侧(primaryside))和第二侧(右边的次要侧(secondaryside))。引出线中的一些可以用作接地和连接至不同的电源电压(3.3v、12v)的端子。其它一些引出线可以用作用于sas、sata、pcie发射和接收的输入、输出、双向端子。

图2是示出可以用于sas、pcie、u.2的u.2外型要素的连接器的机械概览的示意图。参照图2，sas/sata/sata高速(也被称为sas0)的第一端口被布置在主要侧，而四个pcie通道(通道0-3)和sas/sata/sata高速的第二端口(也被称为sas1)被布置在次要侧。

图3a是示出连接器从具有单个端口的u.2外型要素到具有单个端口的u.3外型要素的转变的示意图。虽然u.2外型要素连接器和u.3外型要素连接器在机械上兼容，即，具有相同的物理尺寸，但是pcie通道的位置不同。

图3b是示出在图3a中所示的转变之后的具有单个端口的u.3外型要素的连接器的机械概览的示意图。参照图3b，u.3外型要素仅具有四个通道而不是图3a中所示的u.2外型要素的六个通道。在u.3外型要素中，pcie通道3(pcie3)与sas0(sas/sata/satae的第一端口)共用(多路复用)，pcie通道2(pcie2)与sas1(sas/sata/satae的第二端口)共用。

本发明的实施例提供一种能够智能地确定电路卡是sas、pcie、u.2单端口、u.2双端口、u.3单端口还是u.3双端口的灵活接口。本文描述的一些实施例利用不同尺寸的物理接口。物理接口可以包括pcie物理接口。

虽然针对pcie描述了本发明，但是本公开不限于pcie，并且可以应用于任一类型的串行接口。此外，虽然针对u.2和u.3外型要素描述了本发明，但是本发明不限于此。例如，本发明可以与诸如19-英寸机架外型要素的任一类型的电路卡和任一类型的装置一起使用。

图4是根据本发明的实施例的通过pcie链路410与主机或pcie开关接口连接的端点端口40的简化框图。参照图4，端点端口40可以包括phy层，该phy层包括联接至物理编码子层(pcs)42的物理介质接入(pma)层41。例如，pma层41包含模拟缓冲器和serdes(串行器/解串器)，pcs42包含8b/10b编码功能。pma和pcs一起形成驱动pcie链路410的phy收发器。pipe(用于pci高速体系结构的phy接口)43将pcs42连接至pciemac层44，该pciemac层44包含用于链路层45的状态机。端点40的链路层45接口连接至传输层(未示出)。

图5是根据本发明的实施例的pipe接口50。pipe接口50定义pcs层52和mac层54之间的接口连接和功能分配。pipe接口还标识pma层。在一些实施例中，txdata、rxdata、txdatak和rxdatak连接可以是单端信号。在其它实施例中，txdata、rxdata、txdatak和rxdatak连接可以是差分信号。

图6是示出经由x4pcie链路65与pcie装置63通信的pcie装置61的示例的简化框图。pcie装置63可以包括作为用于pcie装置63的i/o控制器而操作的一个或多个端点64。pcie装置61可以是设置在主板上的主机或pcie开关，pcie装置63可以是通过连接器67连接至装置61的存储装置。参照图3a和图3b，装置63可以具有u.2×4外型要素，然后pcie通道0、1、2和3被布置在如图3a所示的位置。然而，如果装置63具有u.3×4外型要素，则装置63的pcie通道2和3必须被重新布置到不同的位置，如图3b所示。

图7示出如现有技术中已知的用于在主板、子板、电路卡、背板(统称为主板)上重新布置pcie通道2和3的配置的简化框图。参照图7，模拟开关78可以在装置61和连接器67之间设置在主板上，并且被配置为在连接器67的不同位置(例如，位置a和b、c和d之间)重新布置通道2和3的位置。这种模拟方法可以适用于低速应用，但由于所需的噪声容限、功耗和灵活性要求，不适用于高速应用。

本发明提出一种在phy层和pipe接口之间插入数字多路复用器的新颖解决方案。本发明的方法不仅适用于高速应用，而且还提供低功耗和系统灵活性，使得不需要修改或重新设计主板(印刷电路板)。

图8是根据本发明的实施例的具有灵活多路复用器电路的pcie装置80的简化高级框图，该多路复用器电路可基于由控制器提供的控制信号操作以自动改变pcie通道的物理位置。参照图8，装置80可以包括设置在phy层81和pipe接口83之间的多路复用器电路82。phy层81可操作以与具有n-通道宽度的xnpcie链路接口连接。多路复用器电路82是数字多路复用器，该数字多路复用器包括用于将从phy层接收的数据821多路复用至pipe接口的第一数字多路复用器muxa和用于将从pipe接口发射的数据822多路复用至phy层81的第二数字多路复用器muxb。数字多路复用器82由控制器85响应于由连接器67提供的静态输入信号68或由外部装置(未示出)提供的控制信号69而提供的选择信号86来控制。控制器85可以包括从连接器67接收输入信号68并且将选择信号86输出到多路复用器82的微控制器。控制器85还可以包括用于将pcie装置80的状态数据与外部装置通信的串行接口。状态数据可以包括complete信号、error信号、idle信号等。

与前面描述的图7中的模拟开关一样，并非pcie链路的每个通道的位置必须基于装置外型要素(例如，u.2×4，u.3×4)重新布置。换言之，并非每个通道都需要数字多路复用器。然而，在一些实施例中，数字多路复用器设置在每个接收数据通道和每个发射数据通道之间，使得每个通道具有相同或显著相同的延迟或延时。在其它实施例中，延迟元件可以设置在不需要重新布置的通道之间，延迟元件可以具有与数字多路复用器的延迟相同或显著相同的延迟，使得phy层和pipe之间的所有通道都具有相同或显著相同的延迟。

高级别描述

为了支持灵活的逻辑和模拟多路复用器，建议模拟模块支持以下特征：

1.建议不管哪个pcie引脚是通道0或主通道，模拟模块支持通道0或主通道的灵活位置。

2.建议不管将哪个锁相环路(pll)用于哪个pcie引脚，都要使用pll至pcie引脚的灵活分配。

3.建议每个pcie引脚的时钟具有灵活的对准机构，使得一个pcie链路之中的多个pcie引脚可以可靠地操作。

如先前所定义的，pipe是phy层和mac层之间的接口。为了在多个pcie控制器和pciephy层之间应用这种灵活的多路复用机构，建议在pipe接口中实施这种灵活的多路复用机构。

然而，如果应用总是使用一个特定的pcie控制器和pciephy，则多路复用不限于在pipe接口中的使用。例如，多路复用可以直接应用于模拟-数字接口(pcs和pma层之间的接口)。

基本上，多路复用概念引入了每个逻辑通道至任一模拟引脚的映射。对于4-通道逻辑链路和六个模拟引脚(引脚0/引脚1/引脚2/引脚3/引脚4/引脚5)的情况，逻辑通道0(或通道0)可以被映射至模拟引脚0/引脚1/引脚2/引脚3/引脚4/引脚5中的任一个。该映射用于发射(tx)和接收(rx)两个方向。

固件可以将该逻辑通道编程至来自其它输入信息，例如外型要素管脚复用(strapping)的phy引脚映射表(见图10a、图12a、图13)。在u.2/u.3外型要素的情况下，hpt0(s15)、hpt1(e16)、dualporten#(e25)用于确定是u.2、u.3还是gen-z，是单端口还是双端口外型要素。

图9a是根据本发明的实施例的设备90a的框图。设备90a可以是pcie分岔卡，该pcie分岔卡可以包括一个或多个pcie装置。参照图9a，pcie装置pcie0-pcie3可以是通过各个链路910-940联接至pcie接口92的端点装置。pcie接口92可以被划分(分岔)成用于支持一个通道(×1)、两个通道(×2)、四个通道(×4)、八个通道(×8)、十六个通道(×16)或三十二个通道(×32)的多个独立链路。独立链路910-940可以具有相同的通道宽度或不同的通道宽度。pcie接口92可以联接至主板上或背板上的pcie插槽的连接器。

图9b是根据本发明的实施例的设备90b的框图。设备90b可以是pcie分岔卡，该pcie分岔卡可以包括诸如图9a中描述的一个或多个pcie装置。设备90b可以进一步包括设置在pcie端点装置(例如，pcie2，pcie3)和pcie接口92之间的逻辑到物理通道分配模块95。在一个实施例中，逻辑到物理通道分配模块95可以包括可以在控制器97的控制下将逻辑通道(例如，逻辑通道930、940)分别分配至物理通道931或932、941或942的多路复用(复用)电路和解多路复用(解复用)电路。

图10a是根据本发明的实施例的包括与物理介质接入(pma)层(物理接口)102通信的pcie端点装置101的设备100的框图。参照图10a，端点装置101可以包括被配置为支持分岔链路的第一端点装置(块)ep0和第二端点装置(块)ep1。在示例性实施例中，pma层102可以包括八个pcie通道(通道0-通道7)，分岔可以包括单链路配置或双链路配置。在单链路配置的情况下，第一端点装置ep0提供pciex4连接或链路。在双链路配置的情况下，端点装置ep0和ep1中的每一个提供pciex2连接或链路。端点装置ep0和ep1中的每一个具有分别表示为pipe0-pipe3和pipe4-pipe7的四个pipe接口。

在phy级或phy域中，需要最少六个pcie引脚通道来支持u.2/u.3外型要素。参照图10a，pcie通道0-通道5可以灵活地映射至端点块ep0的接口pipe0-pipe3以及端点块ep1的接口pipe4-pipe5。在一个实施例中，表示为rm0-rm5的六个接收多路复用器设置在pma层102和pipe接口pipe0-pipe5之间，并且被配置为在控制器103的控制下在接收方向将pma层的通道连接至端点装置101的一个pipe接口。在所示的实施例中，设备100还包括表示为tm0-tm5的六个发射多路复用器，该六个发射多路复用器设置在pma层102和pipe接口pipe0-pipe5之间，并且被配置为在控制器103的控制下在发射方向将pma层的通道连接至端点装置101的一个pipe接口。在一个实施例中，设备100可以进一步包括联接至pma层102的连接器105。连接器105可以包括被配置为将pma层(即，物理接口)联接至主板或者背板上的pcie插槽的多个引脚。多个引脚可以包括配置引出线(触点或端子)，该配置引出线(触点或端子)被配置为向控制器103提供电信号以识别设备100的操作模式或配置。操作模式或配置可以是u.2单端口、u.2双端口、u.3单端口和u.3双端口之一。控制器103可以包括微控制器和存储器装置，该存储器装置可以包括静态随机存取存储器和只读存储器，该存储器装置被配置为存储用于基于多个操作模式中的被选择模式将逻辑通道分配或重新分配至物理通道的、微控制器可执行的软件程序或指令代码。

参照图10a，控制器103基于从连接器105接收的电信号来确定ep0作为pcie×4链路而操作且ep1作为pci2×2链路而操作，并相应地配置六个接收多路复用器和发射多路复用器。在本公开中，接收多路复用器和发射多路复用器被统称为多路复用器。在一些实施例中，多路复用器是设置在pma层和物理编码子层(pcs)之间的数字多路复用器。在其它实施例中，多路复用器是设置在pcs和pipe接口之间的数字多路复用器。在所示的示例中，每个发射多路复用器具有八个输入端，其中第一输入端连接至pipe0的输出端，第二输入端连接至pipe1的输出端，第三输入端连接至pipe2的输出端，第四输入端连接至pipe3的输出端，第五输入端连接至pipe4的输出端，第六输入端连接至pipe5的输出端，第七输入端和第八输入端可用于连接至其它pipe接口。每个发射多路复用器具有连接至pma层的通道的输出端。每个接收多路复用器具有八个输入端，其中第一输入端连接至通道0的输出端，第二输入端连接至通道1的输出端，第三输入端连接至通道2的输出端，第四输入端连接至通道3的输出端，第五输入端连接至通道4的输出端，第六输入端连接至通道5的输出端，第七输入端和第八输入端可用于连接至其它通道。每个接收多路复用器具有连接至pipe接口的输入端的输出端。在示例实施例中，接收多路复用器的第七输入端和第八输入端接地，并且发射多路复用器的第七输入端和第八输入端也可以接地。

利用这种灵活连接，理想地，任两个phy通道可以连接至第一端点块ep0以使ep0×2pcie链路分组或形成，并且其它任两个phy通道可以连接至ep1以使ep1×2pcie链路分组或形成。并且在单链路配置中，任四个phy通道可以连接至第一端点块ep0以作为ep0×4pcie链路分组。

理解的是，图10a仅示出包括八个pciephy通道的双pcie链路。然而，本发明本身不限于这种配置。本发明的实施例可以应用于更多个pcie链路和更多个pciephy通道。例如，在实施例中，电路卡可以包括联接至pcie接口的多个端点装置(块)。端点装置可以被分岔以提供连接至pcie接口的多个独立链路。pcie接口自动配置为u.2或u.3或gen-z、单端口或双端口外型要素，并且插入至pcie插槽(主板或背板上的连接器)中。在一个实施例中，端点装置可以被均等地分岔以提供具有相等的通道宽度的多个独立链路。在另一个实施例中，端点装置可以被不均等地分岔以提供具有不相等的通道宽度的多个独立链路，例如，一些链路具有两个通道，其它一些链路具有四个通道，而另有其它一些链路具有八个通道等。

主通道或通道0位置

在具有多个通道的pcie链路中，主通道或通道0是特殊通道。在pcie控制器侧，通道0用于控制状态机的操作。如果不存在通道0，则状态机通常将不会继续，除非应用通道反转机制将另一通道重新定位为通道0。但是，如果不存在其它通道，则状态机可以继续并分组(分配)具有较少通道的pcie链路(例如，×2或×1链路而不是×4链路)。

通常，一些信号或时钟为多个通道共用。在这种情况下，共用信号从pciephy层产生，或者通道0信号被直接使用。根据本发明，通道0的位置是可编程的，并且可以通过软件、硬件或其组合来配置。

对于pciephy接口的一部分，通道0是关键的并且作为主通道而操作。pcie链路的多个通道在通道0操作之后作为从通道而操作。从时钟通常与主通道同步。从通道的电力管理控制信号或者与主通道信号进行比较，或者简单地被丢弃，以致需要软件程序或指令代码来定义pciephy通道0的位置。

时钟

由于phy通道多路复用(复用)的逻辑通道灵活，因此建议或者相关时钟在逻辑通道和物理通道之中相同，或者具有最小数量的简单多路复用器(复用器)。

为了满足该目的，因为逻辑电路对于多路复用恢复时钟将变得复杂，所以建议不使用每通道(逻辑通道或物理通道)的恢复时钟。

建议使用pipe时钟。对于具有多个通道的pcie链路，多个通道之中的pipe时钟相同。如图4所示，pcie协议是分层协议，其中pipe接口连接在mac层和phy层之间。pipe层向将数字数据转换为模拟形式的phy层提供数字数据，以便传输至主机或pcie开关。因此，不管连接的链路宽度如何，在pipe接口中实现时钟都更容易并且更简单。

在分岔情况下，ep0pipe时钟和ep1pipe时钟将具有不同的频率和相位。在分岔情况下，需要pciephy层输出ep0pipe时钟和ep1pipe时钟。逻辑层需要利用简单的时钟多路复用器来多路复用ep0pipe时钟和ep1pipe时钟(取决于设备是否能够实现分岔)。

根据本发明的设备可以在pciephy层的不同引脚位置灵活地输出ep0pipe时钟和ep1pipe时钟，以满足实际应用。

图10b是示出根据本发明的实施例的用于端点装置的时钟方案200的框图。参照图10b，时钟方案200可以包括物理介质接入(pma)层，该物理介质接入层包括通道0201、通道1202、共用pll模块203、通道2204、通道3205、通道4206和通道5207。每个通道可以具有由其自身的锁相环路(pll)提供的其自身的时钟pipe_clk。例如，通道0具有时钟pipe_clk0，通道1具有时钟pipe_clk1，通道2具有时钟pipe_clk2，通道3具有时钟pipe_clk3，通道4具有时钟pipe_clk4，通道5具有时钟pipe_clk5，并且共用pll模块203可具有第一pll电路pll1和第二pll电路pll2。时钟信号被提供给多路复用器单元210，多路复用器单元210包括被配置为向与端点装置ep0和ep1相关联的pipe接口提供被选择的时钟信号的多个多路复用器。在一个实施例中，如果每个通道具有由其自身的pll电路生成的其自身的pipe-clk，则所有通道可以利用由多路复用器单元210选择的单个pipe_clk操作。可选地，每个通道可以利用其自身的pipe_clk而操作，其中异步fifo在其自身的pipe_clk与端点装置ep0和ep1上的pipe_clk之间实现。可选地，如果通道不具有其自身的pipe时钟，则由共用pll模块203提供的共用时钟可被使用并且馈送至每个通道的数字逻辑以及端点装置ep0和ep1。在一些实施例中，附加时钟多路复用器用于为端点装置ep0和ep1的pipe接口选择适当的pipe时钟。在实施例中，共用pll模块203可以包括被配置为生成第一pipe时钟的第一pll电路pll1以及被配置为生成第二pipe时钟的第二pll电路pll2。用于pipe接口的适当的pipe时钟由多路复用器单元210来选择。与pcie链路相关联的通道可以在共用链路时钟速率，即相同的时钟频率和时钟相位下操作。端点装置ep0和ep1可以在内核时钟频率下以及在与通道相关联的pipe逻辑的pipe_clk下操作。内核逻辑的时钟频率和相位可以与pipe_clk相同或不同。端点装置ep0和ep1的pipe_clk可以具有与pcs的每个通道的pipe_clk的时钟频率和相位相同的时钟频率和相位或不同的时钟频率和相位。

u.2和u.3实施示例

图11a示出现有或当前u.2外型要素的引出线。参照图11a，当前u.2外型要素包括六个高速通道链路。u.2外型要素的左侧包括sas0链路，u.2外型要素的右侧从上到下包括pcie0链路、sas1链路、pcie1/sas2链路、pcie2/sas3链路和pcie3链路。

图11b示出具有单端口配置的u.3外型要素。参照图11b，左侧包括pcie0/sas0，右侧从上到下包括pcie1/sas1链路、pcie2/sas2链路和pcie3/sas3链路。u.3单端口配置仅具有四个高速通道链路而不是在图11a的u.2中的六个高速通道链路。

图11c示出具有双端口配置的u.3外型要素。参照图11c，左侧包括pcie0/sas0，右侧从上到下包括pcie2/sas1链路、pcie1/sas2链路和pcie3/sas3链路。u.3双端口配置仅具有四个高速通道链路而不是在图11a的u.2中的六个高速通道链路。因此，相对于u.2外型要素，u.3外型要素可以降低系统成本。

图12a示出根据本发明的实施例的将物理链路映射至逻辑链路的表1。参照图12a，表1包括五行，其中第一行列出表示为ph1、ph2、ph3、ph4、ph5和ph6的物理通道，第二行表示1×4，第三行表示2×2，第四行表示1×2，第五行表示1×1。第二至第五行中的每一行具有针对u.2外型要素表示为u2以及针对u.3外型要素表示为u3的两个子行。子行1×4u2是指具有四个通道的u.21×4链路，其中物理通道ph2/ph4/ph5/ph6被分组为一个pcie×4链路。子行1×4u3是指u.31×4链路，其中物理通道ph1/ph3/ph4/ph5被分组为一个pcie×4链路。

子行2×2u2是指具有两个链路的u.2外型要素，每个链路具有两个通道，其中物理通道ph2/ph4被分组以形成链路pcie0×2链路，并且物理通道ph5/ph6被分组以形成pcie1×2链路。

子行2×2u3是指具有两个链路的u.3外型要素，每个链路具有两个通道，其中物理通道ph1/ph4被分组以形成pcie0×2链路，并且物理通道ph3/ph5被分组以形成pcie1×2链路。

第四行中的子行1×2u2是指具有一个链路的u.2外型要素，该链路具有两个通道，其中物理通道ph2/ph4被分组以形成pcie0×1链路。

第四行中的子行1×2u3是指具有一个链路的u.3外型要素，该链路具有两个通道，其中物理通道ph1/ph3被分组以形成pcie0×1链路。

第五行中的子行1×1u2是指具有一个链路的u.2外型要素，该链路具有一个通道，其中物理通道ph2形成pcie0×1链路。

第五行中的子行1×1u3是指具有一个链路的u.3外型要素，该链路具有一个通道，其中物理通道ph1形成pcie0×1链路。

图12b示出物理通道ph1、ph2、ph3、ph4、ph5和ph6的物理引出线。如图12b所示，物理通道ph1位于连接器的左侧(主要侧)，物理通道ph2/ph3/ph4/ph5/ph6位于连接器的右侧(次要侧)。

图13示出了示出根据本发明的实施例的u.2、u.3、1×4和2×2配置的示例实施例的表2。表2包括七列1301至1307，其中第一列1301表示pciephy引脚，第二列1302表示带有具有×8通道的链路的端口0，第三列1303表示带有具有×4通道的链路的端口0和带有具有×4通道的链路的端口1，第四列1304表示带有具有四个通道的单端口的u.2外型要素，第五列1305表示具有双端口的u.2外型要素，每个端口具有两个通道，第六列1306表示带有具有四个通道的单端口的u.3外型要素，并且第七列1307表示具有双端口的u.3外型要素，每个端口具有两个通道。表2包括11行1321至1331，其中第一行1321提供七列的标题，第二至第九行1322-1329提供物理引脚、端口和相关联的逻辑通道，第十行提供逻辑通道和相关联的物理引脚编号，第十一行为不同配置提供pciephy设置。

图14是示出根据本发明的实施例的用于通过多个多路复用器将通道分配至设备的接口的方法1400的流程图，其中设备具有多个通道，多个通道联接至具有接口的端点装置，其中设备支持多个操作模式。方法1400可以包括基于从某些配置引脚接收的电信号来确定设备的操作模式(1401)。方法1400可以进一步包括响应于确定的操作模式将通道分组为一个或多个链路(1403)。方法1400还可以包括使用控制器将一个或多个链路分配至物理接口的物理位置(引脚)(1405)。

图15是示出根据本发明的一些实施例的与具有带有根组件的pci高速模块的主机通信的集成电路150的框图。在一些实施例中，集成电路150可以是nand控制器片上系统(soc)。集成电路150可以包括pcie物理层(phy)接口单元1501，pciephy接口单元1501与具有带有根组件的pci高速模块(pcierc)的主机1500交换命令和数据。集成电路(nand控制器soc)150可以进一步包括通过pipe接口1503与pciephy接口单元1501通信的pcie控制器单元1502。集成电路150可以进一步包括可以与主机1500或双倍数据速率(ddr)存储器1509通信的非易失性存储器高速(nvme)模块1506。在一些实施例中，nvme模块1506可以被配置为使用ddr控制器1508与ddr存储器1509通信。在一些实施例中，nvme模块1506可以被配置为axi主机。

在一些实施例中，nvme模块1506可以被配置为使用axi开关1507与主机1500通信。在一些实施例中，集成电路150可以进一步包括多路复用器单元或模块1510，该多路复用器单元或模块1510包括多个数字发射多路复用器和多个接收多路复用器，诸如图10a中所示的tm0-tm5和rm0-rm5。

仍然参照图15，集成电路150可以进一步包括设置在pciephy接口单元1501和cpu1512之间的axi至apb转换模块1511。axi至apb转换模块1511被配置为将axi通信转换为高级外围总线(apb)。cpu1512还可以通过axi至apb转换模块1511与包括多路复用器单元或模块1510的pcie控制器1502通信。集成电路150还可以包括被配置为存储cpu可执行以提供本发明的功能的程序指令和数据结构的、诸如静态随机存取存储器(sram)和只读存储器(rom)的其它存储器单元。cpu1512可以通过axi开关1514与nvme模块1506通信。在该示例中，cpu1512基于axi通信协议而操作。理解的是，cpu1512可以具有多个处理单元，每个处理单元可以基于例如高级高性能总线(ahb)、apb、pcie通信协议等的不同的通信协议而操作。集成电路150还可以包括与一个或多个nand闪速存储器装置1516通信的nand闪速控制器1515。

可以以软件或硬件或两者的组合的逻辑形式来实施本发明的各个实施例。该逻辑可以作为适于指示计算机系统的处理器执行本发明的实施例中公开的一组步骤的一组指令而被存储在计算机可读或机器可读的非暂时性存储介质中。该逻辑可以形成适于指示信息处理装置执行本发明的实施例中公开的一组步骤的计算机程序产品的一部分。基于本文提供的公开和教导，本领域普通技术人员将理解实施本发明的其它方式和/或方法。

总之，pciephy需要提供将任意通道分组为一个pcie链路的灵活性。时钟选择、复位选择、电力管理控制都应该提供这样的灵活性。主通道或通道0可放置在任一位置。

pciemac控制器还应提供将通道0位置以及其它从通道重新分组的灵活性。

虽然使用u.2和u.3外型要素以及pcie连接器描述了本发明的实施例，但是理解的是，实施例也可以应用于可以小于u.2外型要素、具有大于pcie标准的数量的通道和/或链路、并且在高于pcie标准的数据速率下操作的其它不同外型要素。

本文公开的实施例不限于本文描述的具体实施例的范围。除了本文描述的实施例之外，本发明的实施例的各种修改对于本领域普通技术人员而言从前面的描述和附图中将是显而易见的。此外，虽然已经在特定环境中针对特定目的的特定实施的背景下描述了本发明的一些实施例，但是本领域普通技术人员将认识到其有用性不限于此并且本发明的实施例可以为了任何目的在任何环境中有利地实施。