本发明是关于存储器控制，特别指一种用来在一记忆装置中进行电源管理的方法、相关的记忆装置及其控制器、以及相关的电子装置。
背景技术：
：：近年来由于存储器的技术不断地发展，各种可携式或非可携式记忆装置(例如：分别符合sd/mmc、cf、ms以及xd标准的记忆卡；又例如：分别符合ufs以及emmc标准的嵌入式(embedded)记忆装置)被广泛地实施于诸多应用中。因此，这些记忆装置中的存储器的存取控制遂成为相当热门的议题。以常用的nand型闪存而言，其主要可区分为单阶细胞(singlelevelcell,slc)与多阶细胞(multiplelevelcell,mlc)两大类的闪存。单阶细胞闪存中的每个被当作记忆细胞(memorycell)的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多阶细胞闪存中的每个被当作记忆细胞的晶体管的存储能力可被充分利用，其采用较高的电压来驱动，以通过不同的电压位准在一个晶体管中记录至少两组位信息(诸如00、01、11、10)；理论上，多阶细胞闪存的记录密度可以达到单阶细胞闪存的记录密度的至少两倍，这对于nand型闪存的相关产业而言，是非常好的消息。相较于单阶细胞闪存，由于多阶细胞闪存的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞闪存很快地成为市面上的记忆装置竞相采用的主流。然而，多阶细胞闪存的不稳定性所导致的问题也一一浮现。为了确保记忆装置对闪存的存取控制能符合相关规范，闪存的控制器通常备有某些管理机制以妥善地管理数据的存取。依据现有技术，有了这些管理机制的记忆装置还是有不足之处。例如：记忆装置诸如符合安全数字(securedigital，简称“sd”)标准的记忆卡可称为“sd记忆卡”，基于具备六位sd接口的架构，sd记忆卡的最大传输效率可达到每秒104mb(megabyte；百万位组)，而当存储容量随着存储器技术的进步变得越来越大，这样的传输效率似乎就变得不够用了。虽然现有技术尝试去修正这个问题，例如通过不同的接口来实施，但也因而引入其他的问题。因此，需要一种新颖的方法及相关架构，以在没有副作用或较不可能带来副作用的状况下解决现有技术的问题。技术实现要素：本发明的一目的在于公开一种用来在一记忆装置(例如快捷安全数字(sdexpress，可简称“快捷sd”)记忆卡等)中进行电源管理的方法以及设备(apparatus)，例如在一初始化阶段的期间以相关侦测作辅助，以解决上述的问题。本发明至少一实施例公开一种用来在一记忆装置中进行电源管理的方法。所述记忆装置可包括一非挥发性存储器(non-volatilememory,nvmemory)，且所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。所述方法可包括：在所述记忆装置的一初始化阶段的期间，侦测一主装置是否支持对应于一第一通信协议(communicationsprotocol)的通信；以及在侦测到所述主装置支持对应于所述第一通信协议的通信前，控制所述记忆装置中的一实体层(physicallayer,phy)电路保持在一电源关闭状态以节省电源，其中所述实体层电路支持对应于所述第一通信协议的通信。除了上述方法外，本发明还公开一种记忆装置，且所述记忆装置包括一非挥发性存储器以及一控制器。所述非挥发性存储器是用来存储信息，其中所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。所述控制器耦接至所述非挥发性存储器，且所述控制器是用来控制所述记忆装置的操作。另外，所述控制器包括一处理电路，其中所述处理电路是用来依据来自一主装置的多个主装置指令控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器，且所述控制器还包括一传输接口电路，其中所述传输接口电路耦接至所述处理电路，并用来为所述记忆装置对所述主装置进行通信。举例来说，在所述记忆装置的一初始化阶段的期间，所述控制器侦测所述主装置是否支持对应于一第一通信协议的通信。在侦测到所述主装置支持对应于所述第一通信协议的通信前，所述控制器控制所述传输接口电路中的一实体层电路保持在一电源关闭状态以节省电源，其中所述实体层电路支持对应于所述第一通信协议的通信。依据某些实施例，本发明还公开相关的电子装置。所述电子装置可包括上述记忆装置，且可还包括：所述主装置，耦接至所述记忆装置。所述主装置可包括：至少一处理器，用来控制所述主装置的操作；以及一电源供应电路，耦接至所述至少一处理器，用来提供电源给所述至少一处理器以及所述记忆装置。另外，所述记忆装置可提供存储空间给所述主装置。除了上述方法外，本发明还公开一种记忆装置的控制器，其中所述记忆装置包括所述控制器以及一非挥发性存储器。所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。另外，所述控制器包括一处理电路，其中所述处理电路是用来依据来自一主装置的多个主装置指令控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器，且所述控制器还包括一传输接口电路，其中所述传输接口电路耦接至所述处理电路，并用来为所述记忆装置对所述主装置进行通信。举例来说，在所述记忆装置的一初始化阶段的期间，所述控制器侦测所述主装置是否支持对应于一第一通信协议的通信。在侦测到所述主装置支持对应于所述第一通信协议的通信前，所述控制器控制所述传输接口电路中的一实体层(physicallayer,phy)电路保持在一电源关闭状态以节省电源，其中所述实体层电路支持对应于所述第一通信协议的通信。本发明所提出的方法以及相关设备能确保所述记忆装置能在各种状况下妥善地操作。举例来说，所述方法提供用于电源管理的多个控制方案；上述相关设备例如：所述控制器、所述记忆装置、所述电子装置等。另外，在一初始化阶段的期间以相关侦测作辅助，所述控制器(例如其内的电源开启控制电路)可选择性地开启或关闭所述控制器中的一或多个对应的电源开关，且所述电子装置以及所述记忆装置不会产生不必要的耗电问题。附图说明图1为依据本发明一实施例的一主装置以及一记忆装置的示意图。图2为依据本发明一实施例的一种用来在一记忆装置诸如图1所示的记忆装置中进行电源管理的设备的示意图。图3为依据本发明一实施例的一种用来在一记忆装置中进行电源管理的方法的工作流程图4绘示图2所示设备于本发明一实施例中的某些实施细节。图5绘示所述方法于本发明一实施例中的一第一控制方案。图6绘示所述方法于本发明一实施例中的一第二控制方案。图7绘示一状态示意图的例子。图8绘示快捷sd初始化序列以发布sd指令为起始的一个例子。图9绘示快捷sd初始化序列不以发布sd指令为起始的一个例子。其中，附图标记说明如下：10电子装置50主装置52处理器54电源供应电路100、200记忆装置110、210存储器控制器112微处理器112m只读存储器112c程序代码114控制逻辑电路116随机存取存储器118、218传输接口电路118y实体层电路118m、218m电源管理电路120非挥发性存储器122-1、122-2…122-n非挥发性存储器组件212核心处理单元214非挥发性存储器控制器216静态随机存取存储器221、222调节器223电源开关电路224pcie实体层电路225电压侦测电路226电源开启控制电路227pcie与nvme控制器228sd接口逻辑电路405转换电路410反向器420正反器501、502电源开关vdd1、vdd2、vdd3驱动电压输入端子{dat0(refclk+),dat1(refclk-),dat2(clkreq#),dat3(perst#),clk,cmd,…}通信端子ctrl电源控制信号reset重置信号vdd1、vdd2、vdd3、vddx驱动电压clk、cmd、dat3(perst#)、dat0/refclk+、dat1/refclk-、dat2/clkreq#dat3/perst#信号cmd0、cmd8指令r7回复300工作流程s10、s12、s14、s16、s18步骤具体实施方式图1为依据本发明一实施例的电子装置10的示意图，其中电子装置10可包括一主装置50以及一记忆装置100。主装置50可包括至少一处理器(例如一或多个处理器)，其可统称为处理器52，且可还包括耦接至处理器52的一电源供应电路54。处理器52是用来控制主装置50的操作，而电源供应电路54是用来提供电源给处理器52以及记忆装置100，并且输出一或多个驱动电压至记忆装置100。记忆装置100可用来提供存储空间给主装置50，并且从主装置50取得所述一或多个驱动电压以作为记忆装置100的电源。主装置50的例子可包括(但不限于)：多功能移动电话(multifunctionalmobilephone)、可穿戴装置(wearabledevice)、平板计算机(tablet)以及个人计算机(personalcomputer)诸如桌面计算机与膝上型计算机。记忆装置100的例子可包括(但不限于)：可携式记忆装置(诸如符合sd/mmc、cf、ms、xd或ufs标准的一记忆卡)、固态硬盘(solidstatedrive,ssd)以及分别符合ufs以及emmc标准的各种嵌入式(embedded)记忆装置。依据本实施例，记忆装置100可包括一控制器诸如存储器控制器110，且可还包括一非挥发性存储器(non-volatilememory,nvmemory)120，其中所述控制器是用来存取(access)非挥发性存储器120，且非挥发性存储器120是用来存储信息。非挥发性存储器120可包括至少一非挥发性存储器组件(nvmemoryelement)(例如一或多个非挥发性存储器组件)，诸如多个非挥发性存储器组件122-1、122-2、…以及122-n，其中符号“n”可代表大于一的正整数。例如：非挥发性存储器120可为一闪存(flashmemory)，而非挥发性存储器组件122-1、122-2、…以及122-n可为多个闪存芯片(flashmemorychip)或多个闪存裸晶(flashmemorydie)，但本发明不限于此。如图1所示，存储器控制器110可包括一处理电路诸如微处理器112、一存储单元诸如只读存储器(readonlymemory,rom)112m、一控制逻辑电路114、一随机存取存储器(randomaccessmemory,ram)116以及一传输接口电路118，其中以上组件可通过总线互相耦接。随机存取存储器116可实施成静态随机存取存储器(staticram,sram)，但本发明不限于此。随机存取存储器116可用来提供内部存储空间给存储器控制器110，例如，随机存取存储器116可用来作为一缓冲存储器以缓冲数据。另外，本实施例的只读存储器112m是用来存储一程序代码112c，而微处理器112是用来执行程序代码112c以控制非挥发性存储器120的存取。请注意，在某些例子中，程序代码112c可被存储在随机存取存储器116或任一种存储器中。另外，在控制逻辑电路114中的一数据保护电路(未绘示)可保护数据及/或进行错误修正，而传输接口电路118可符合一特定通信标准(例如串行高级技术附件(serialadvancedtechnologyattachment,sata)标准、通用串行总线(universalserialbus,usb)标准、快捷外设互联(peripheralcomponentinterconnectexpress，简称“pcie”)标准、嵌入式多媒体记忆卡(embeddedmultimediacard,emmc)标准、或通用闪存存储(universalflashstorage,ufs)标准)，且可依据所述特定通信标准进行通信，例如，为记忆装置100对主装置50进行通信。具体来说，传输接口电路118可符合一较新的通信标准(例如sd7.0标准等)，其可着重于较高速的通信且可与多种通信标准(例如pcie标准以及sd6.0标准等)兼容，也就是传输接口电路118可与这些通信标准兼容。传输接口电路118可包括支持对应于一第一通信协议(例如pcie通信协议)的通信的一实体层(physicallayer,phy)电路118y(例如一pcie实体层电路)，且可还包括一电源管理(powermanagement,pm)电路118m以进行电源管理来控制实体层电路118y的电源。例如，主装置50可支持对应于所述第一通信协议的通信，并且传输接口电路118可通过实体层电路118y对主装置50进行通信。又例如，主装置50可支持对应于一第二通信协议(而不是所述第一通信协议)的通信，并且传输接口电路118可在不使用实体层电路118y的状况下对主装置50进行通信。另外，电源管理电路118m可进行电源管理；特别是，在记忆装置100的一初始化阶段的期间，于对应的驱动电压输入端子对记忆装置100的至少一驱动电压进行电压侦测，以选择性地开启或关闭存储器控制器110中的一或多个电源开关。例如，存储器控制器110可分别在不同的状况下通过所述一或多个电源开关来开启或关闭实体层电路118y的电源。如此一来，不必要的电源消耗可予以避免。在本实施例中，主装置50可传输主装置指令以及对应的逻辑地址至存储器控制器110以存取记忆装置100。存储器控制器110接收所述多个主装置指令以及所述多个逻辑地址，并将所述多个主装置指令转译为存储器操作指令(简称为操作指令)，并另以所述多个操作指令来控制非挥发性存储器120对具有非挥发性存储器120中的实体地址的记忆单元(例如数据页)进行读取、写入/编程等，其中所述多个实体地址对应于所述多个逻辑地址。当存储器控制器110对所述多个非挥发性存储器组件122-1、122-2、…以及122-n中的任一非挥发性存储器组件122-n(“n”可为于区间[1,n]内的任一正整数)进行一抹除操作，非挥发性存储器组件122-n的多个区块的至少一区块会被抹除，其中所述多个区块的每一区块可包括多个页(例如数据页)，且一存取操作(例如读取或写入)可对一或多个页进行。图2为依据本发明一实施例的一种用来在一记忆装置(诸如上述的记忆装置)中进行电源管理的设备的示意图。记忆装置200(例如快捷sd记忆卡)、存储器控制器210(例如快捷sd记忆卡控制器)、核心处理单元(coreprocessingunit)212(例如核心处理电路)、非挥发性存储器控制器214、静态随机存取存储器216、传输接口电路218、以及电源管理电路218m能分别作为记忆装置100、存储器控制器110、微处理器112、控制逻辑电路114、随机存取存储器116、传输接口电路118、以及电源管理电路118m的例子，但本发明不限于此。存储器控制器210可包括相关电路诸如直接内存存取(directmemoryaccess,dma)控制器、模拟电路等。传输接口电路218可包括多个子电路诸如调节器(regulator)221与222、电源开关电路223(其可包括所述一或多个电源开关)、pcie实体层电路224、电压侦测电路225、电源开启控制电路226、pcie与快捷非挥发性存储器(nvmemoryexpress，简称“nvme”)控制器227、以及sd接口逻辑电路228，并且可为记忆装置200通过记忆装置200的至少一部分的端子与主装置50互动。传输接口电路218(例如其内的所述多个子电路)可耦接至记忆装置200的某些接口端子，其中传输接口电路218以及相关端子可符合多个标准诸如不同世代的标准(例如sd6.0标准以及sd7.0标准)。例如，记忆装置200的所述多个端子可包括驱动电压输入端子{vdd1,vdd2,vdd3}以及对应于较新通信标准(例如sd7.0标准等)的通信端子{dat0(refclk+),dat1(refclk-),dat2(clkreq#),dat3(perst#),clk,cmd,…}等。由于传输接口电路218以及上述相关端子可符合多个标准诸如不同世代的标准，故前四个通信端子可具有各自的主要名称与次要名称，其可于需要时被用来指称对应至某一世代的标准的端子名称。为便于理解，于记忆装置200的所述多个端子上的信号可分别用与这些端子相同名称的斜体字来标示。举例来说，驱动电压输入端子{vdd1,vdd2,vdd3}可分别用来接收来自主装置50的一组驱动电压{vdd1,vdd2,vdd3}诸如{3.3v,1.8v,1.2v}。另外，前四个通信端子的主要名称{dat0,dat1,dat2,dat3}以及驱动电压输入端子{vdd1,vdd2,vdd3}的名称可指出这些端子与sd标准兼容，而前四个通信端子的次要名称{refclk+,refclk-,clkreq#,perst#}可指出对应于pcie通信协议的通信的各自的用途(例如，用于记忆装置200的pcie接口的同步的参考时钟差动对{refclk+,refclk-}、用于请求参考时钟的参考时钟请求clkreq#、以及用于重置记忆装置200的重置信号perst#)，但本发明不限于此。依据本实施例，一组调节器诸如调节器221与222可调节所述组驱动电压{vdd1,vdd2,vdd3}中的一或多者以产生电源给一或多个其他电路(例如pcie实体层电路224)，诸如分别用于pcie实体层电路224的数字电源域(digitalpowerdomain)与模拟电源域(analogpowerdomain)的电源(例如“数字电源”以及“模拟电源”)。电源开关电路223可通过所述一或多个电源开关来控制pcie实体层电路224的电源，其中在电源被电源开关电路223开启后，pcie实体层电路224可进行对应于pcie通信协议的通信的实体层操作。藉助电压侦测电路225所进行的电压侦测，电源开启控制电路226可自动地通过电源开关电路223来控制pcie实体层电路224的电源，例如，不需要依赖存储器控制器210的一内部时钟源，其中所述内部时钟源可预设为保持关闭，而不会妨碍此架构中关于自动地控制pcie实体层电路224的电源的自动控制机制。pcie与nvme控制器227可于需要时进行对应于pcie通信协议以及nvme通信协议中的任一者的通信，并且sd接口逻辑电路228可于需要时进行对应于sd标准的各种版本中的任一者的通信及/或接口联系。基于图2所示的架构，存储器控制器210(例如传输接口电路218)能依据所述多个通信标准中的任一者进行通信，尤其是，能在需要时依据sd6.0标准进行通信并且能在需要时依据sd7.0标准进行通信。依据某些实施例，由于驱动pcie实体层电路224所需要的电源可能改变，图2中的相关架构与布线(wiring)可予以变化。电源开关电路223可直接或间接地(例如通过一或多个调节器)耦接至驱动电压输入端子{vdd1,vdd2,vdd3}的至少一部分(例如一部分或全部)，并且在电源开关电路223与驱动电压输入端子{vdd1,vdd2,vdd3}的上述至少一部分之间的调节器的数量可予以变化。举例来说，调节器221可调节驱动电压vdd1(例如3.3v)以产生电源作为用于所述数字电源域的电源(例如“数字电源”)，并且调节器222可调节驱动电压vdd2(例如1.8v)以产生电源作为用于所述模拟电源域的电源(例如“模拟电源”)。依据某些实施例，电压侦测电路225可耦接至驱动电压输入端子{vdd2,vdd3}中的一或多者。举例来说，电压侦测电路225可对对应于驱动电压输入端子{vdd2,vdd3}中的一特定驱动电压输入端子vddx(例如vdd2或vdd3)的一特定驱动电压vddx(例如vdd2或vdd3)进行电压侦测，其中电压侦测电路225可耦接至特定驱动电压输入端子vddx(例如vdd2或vdd3)。图3为依据本发明一实施例的一种用来在一记忆装置中进行电源管理的方法的工作流程300，其中所述方法可应用于所述控制器(例如存储器控制器110与210)、所述记忆装置(例如记忆装置100与200)、以及设置有所述记忆装置的一电子装置(例如电子装置10)。于步骤s10中，在记忆装置100(例如记忆装置200)的所述初始化阶段的期间，存储器控制器110(例如存储器控制器210)可侦测主装置50是否支持对应于所述第一通信协议(例如pcie通信协议)的通信。于步骤s12中，在侦测到主装置50支持对应于所述第一通信协议的通信前，存储器控制器110(例如存储器控制器210)可控制实体层电路118y(例如pcie实体层电路224)保持在电源关闭状态以节省电源，其中实体层电路118y支持对应于所述第一通信协议的通信。于步骤s14中，存储器控制器110(例如存储器控制器210)可检查主装置50是否支持对应于所述第一通信协议的通信。当主装置50支持对应于所述第一通信协议的通信时，进入步骤s16；否则，进入步骤s18。于步骤s16中，当侦测到主装置50支持对应于所述第一通信协议的通信时，存储器控制器110(例如存储器控制器210)可控制实体层电路118y(例如pcie实体层电路224)进入一电源开启状态，以供通过实体层电路118y进行对应于所述第一通信协议的通信，以容许主装置50存取记忆装置100(例如记忆装置200)。于步骤s18中，当侦测到主装置50不支持对应于所述第一通信协议的通信时，存储器控制器110(例如存储器控制器210)可在不使用实体层电路118y(例如pcie实体层电路224)的状况下进行对应于另一通信协议的通信，以容许主装置50存取记忆装置100(例如记忆装置200)。为便于理解，所述方法可用工作流程300来说明，但本发明不限于此。依据某些实施例，于工作流程300中的一或多个步骤可被新增、删除或修改。依据本实施例，电源管理电路118m(例如电源管理电路218m)可依据所述方法进行电源管理。主装置50可输出所述组驱动电压{vdd1,vdd2,vdd3}(例如{3.3v,1.8v,1.2v})至记忆装置100(例如记忆装置200)。特别是，电源开关电路223可耦接于所述组驱动电压中的至少一驱动电压(例如一或多个驱动电压)与实体层电路118y(诸如pcie实体层电路224)之间，其中控制实体层电路118y保持在电源关闭状态可通过电源开关电路223来进行。例如，前述的至少一驱动电压可包括一或多个驱动电压，诸如vdd1(例如3.3v)或{vdd1,vdd2}(例如{3.3v,1.8v})，电源开关电路223可包括耦接至所述一或多个驱动电压的多个电源开关，并且所述多个电源开关可分别控制实体层电路118y(诸如pcie实体层电路224)的数字电源域以及模拟电源域的电源。在所述初始化阶段中，所述组驱动电压中的一第一驱动电压诸如驱动电压vdd1通常可在特定驱动电压vddx(例如vdd2或vdd3)被从一接地电压位准(例如0v)拉至一第二电压位准(例如1.8v或1.2v)前被从所述接地电压位准(例如0v)拉至一第一电压位准(例如3.3v)。依据特定驱动电压vddx，存储器控制器110(例如存储器控制器210)可侦测主装置50是否支持对应于所述第一通信协议的通信。特别是，电压侦测电路225可对特定驱动电压vddx进行电压侦测以产生一侦测信号，并且电源开启控制电路226可依据所述侦测信号监控(monitor)来自主装置50的一特定信号(例如dat3(perst#))的一逻辑状态以产生对应于所述逻辑状态的一电源控制信号ctrl，以供控制实体层电路118y诸如pcie实体层电路224的电源，其中所述特定信号可通过记忆装置200的对应的通信端子dat3(perst#)被记忆装置200接收，并且电源控制信号ctrl可指出主装置50是否支持对应于所述第一通信协议的通信。另外，电源开启电路226可包括一单一位(one-bit)存储电路(例如一缓存器或一正反器)，其可用来存储对应于所述逻辑状态的单一位信息。电源开启控制电路226可依据所述侦测信号将所述单一位信息存储至所述单一位存储电路以产生所述电源控制信号ctrl。举例来说，所述侦测信号可被输入至所述单一位存储电路的一时钟端子ck(例如，所述侦测信号可用来作为所述单一位存储电路的一时钟信号)，并且所述电源控制信号ctrl可为所述单一位存储电路的一输出信号。此外，电源开启控制电路226可反转(invert)所述特定信号以产生所述特定信号的一反向信号，并且通过监控所述反向信号的一对应的逻辑状态来监控所述特定信号的所述逻辑状态，其中所述对应的逻辑状态可被存储作为所述单一位信息。举例来说，所述侦测信号的一边缘(edge)可指出所述特定驱动电压vddx的转变(transition)。在某些实施例中，由于在一正常操作阶段中所述特定驱动电压vddx可能没有进一步的转变，因此在记忆装置100(例如记忆装置200)的所述正常操作阶段的期间所述侦测信号可以没有后续的边缘出现。依据某些实施例，欲通过电源开关电路223控制(例如选择性地开启或关闭)的电源可基于所述方法的不同控制方案来改变，例如，取决于欲供应给pcie实体层电路224的电源的需求。基于图2所示的架构，此省电设计能应用于所述快捷sd记忆卡的初始化阶段，其中所述快捷sd记忆卡可为基于sd7.0标准的记忆卡(例如一微小的(tiny)记忆卡)。请注意，具备六位sd接口的一sd卡的最大传输率可达到每秒104mb。相较于此，传输接口电路118(例如传输接口电路218)能被设计来进行对应于pcie通信协议的通信，以容许记忆装置100(例如记忆装置200)在维持对sd接口的兼容性的同时，其最大传输率可达到每秒985mb。如此一来，不论一主装置(例如主装置50)是否支持所述较新的通信标准(例如sd7.0标准)，本发明的方法及相关设备(例如所述控制器诸如存储器控制器110与210)能确保所述记忆装置(例如记忆装置100与200)能在各种状况下妥善地操作。关于实施一新世代的sd卡，图1至2中的任一者所示的架构均适合用来进行电源管理以达到省电的目标。特别是，pcie实体层电路224能依据针对pcie实体层的需求进行pcie通信操作，但是pcie实体层电路224可能会相当耗电。电源开关电路223(例如所述多个电源开关)能预设为保持关闭；当记忆装置200操作在sd接口模式时，pcie实体层电路224不会耗电。另外，pcie实体层电路224所需要的电源的电压位准可取决于制造所述存储器控制器的制程及/或相关知识产权模块的各种状况。不论选用哪一种制程以及不论所述多个相关知识产权模块的状况是否改变，本发明的方法及相关设备能达到极度省电的目标。依据某些实施例，当所述快捷sd记忆卡插入错误的插槽，诸如一sd4.0(uhs2)主装置的对应的插槽，虽然此sd4.0主装置默认可供应驱动电压vdd2，电源开关电路223(例如耦接至驱动电压输入端子vdd2的电源开关)在预设情况下能避免pcie实体层电路224通过驱动电压vdd2上电，这是因为电源开关电路223(例如所述多个电源开关)预设为保持关闭。图4绘示图2所示设备于本发明一实施例中的某些实施细节。举例来说，电源开启控制电路226可包括一缓存器或一正反器420(其具有输入端子d、输出端子q、时钟端子ck、以及重置端子r)，且可包括耦接于端子dat3(perst#)与输入端子d之间的一反向器(inverter)410以供将信号dat3(perst#)反向或反转，且可还包括一转换电路405(其在本实施例中可称为电源开启重置电路)，其中输出端子q耦接至电源开启电路223的至少一控制端子(例如其内的所述多个电源开关的控制端子)。当记忆装置200在一开始以驱动电压vdd1(例如3.3v)上电，驱动电压vdd1可用来重置正反器420，举例来说，通过对应于驱动电压vdd1的一重置信号reset，以确保正反器420中没有未知的状态。特别是，转换电路405可用来将驱动电压vdd1转换为重置信号reset，以使得重置信号reset在驱动电压vdd1从所述接地电压位准(例如0v)被拉至所述第一电压位准(例如3.3v)时的那一瞬间具有对应于驱动电压vdd1的转变(例如一上升边缘)的一脉波(pulse)，并且此脉波可用来作为一重置脉波以供重置正反器420，以使得电源开关电路223(例如其内的所述多个电源开关)于一开始为关闭状态。如此一来，电源开启控制电路226可利用重置信号reset对正反器420进行“电源开启重置”。基于图4所示的架构，电源开关地电路223(例如其内的所述多个电源开关)能预设为保持关闭。依据本实施例，电压侦测电路225可包括一电压侦测器，例如，所述电压侦测器可由一比较器来实施，但本发明不限于此。所述比较器可接收特定驱动电压vddx(例如vdd2或vdd3)。例如，记忆装置200可被设计成避免使用驱动电压vdd3；当记忆装置200不支持使用驱动电压vdd3时，特定驱动电压vddx可代表vdd2(例如1.8v)。又例如，记忆装置200可被设计成使用驱动电压vdd3；当记忆装置200支持使用驱动电压vdd3时，特定驱动电压vddx可代表vdd3(例如1.2v)。另外，所述比较器可将特定驱动电压vddx(例如vdd2或vdd3)与一预定临界电压作比较以产生带有一比较结果的一比较结果信号，其中所述比较结果信号可用来作为所述侦测信号，并且可被输入至时钟端子ck。举例来说，特定驱动电压vddx的电压位准可在一特定时间点被上拉(例如从0v拉至1.8v，或者从0v拉至1.2v)。当特定驱动电压vddx的电压位准达到(例如大于或等于)所述预定临界电压，其可指出特定驱动电压vddx的电压位准落在一有效范围内，所述比较器可改变所述比较结果信号的电压位准，例如，从一低电压位准变为一高电压位准；否则，所述比较器可将所述比较结果信号的电压位准维持不变。为便于理解，所述比较结果信号的电压位准的转变可被视为由所述比较结果信号所带有的一“脉波”的一上升边缘，诸如所述比较结果信号从所述低电压位准转变为所述高电压位准的边缘，其中此脉波的脉波宽度可能很长且可停留在所述高电压位准直到特定驱动电压vddx被下拉(例如从1.8v拉至0v，或者从1.2v拉至0v)。由于此脉波的脉波宽度通常不会如同一正常脉波(诸如一时钟信号)的脉波宽度一样短，此脉波可被称为一虚拟脉波。电源开启控制电路226能利用所述虚拟脉波作为正反器420的一时钟源。举例来说，正反器420能依据所述时钟源诸如所述虚拟脉波暂时地存储信号dat3(perst#)的所述反向信号的数据(例如高/低状态诸如逻辑高/低)。由于输出端子q耦接至电源开关电路223的上述至少一控制端子(例如其内的所述多个电源开关的所述多个控制端子)，电源开启控制电路226能利用正反器420于输出端子q的输出信号作为电源控制信号ctrl(其可被视为所述多个电源开关的一开关控制信号)。电源控制信号ctrl可带有逻辑值0或逻辑值1，特别是，可处于对应于逻辑值0的一低位准或者处于对应于逻辑值1的一高位准，但本发明不限于此。当电源控制信号ctrl带有逻辑值1(例如处于所述高位准)，所述多个电源开关会被开启以分别从调节器221与222供应电源给pcie实体层电路224以分别作为用于所述数字电源域的电源(例如“数字电源”)以及用于所述模拟电源域的电源(例如“模拟电源”)；否则，所述多个电源开关保持关闭。依据本实施例，信号dat3(perst#)可为低态动作型的(low-active)信号，以及从反向器410输出至输入端子d的所述反向信号可为高态动作型的(high-active)信号。当信号dat3(perst#)处于其低位准(例如：从一高位准诸如3.3v被下拉至所述低位准诸如0v，及/或保持在所述低位准)，所述反向信号处于其高位准(例如：从一低位准诸如0v上拉至所述高位准诸如3.3v，及/或保持在所述高位准)。因应所述时钟源诸如所述虚拟脉波的触发，正反器420能锁存(latch)所述反向信号的数据(例如所述逻辑高状态)，并且电源控制信号ctrl可带有逻辑值1(例如处于所述高位准)。如此一来，当特定驱动电压vddx的电压位准达到(例如大于或等于)所述预定临界电压，其可指出特定驱动电压vddx的电压位准落在所述有效范围内，电源开启控制电路226开启所述多个电源开关以从调节器221与222供应电源给pcie实体层电路224。依据某些实施例，由于在供应驱动电压vdd1的时间点与供应驱动电压vdd3的时间点之间的区间(时间区间)可予以变化，当于所述初始化阶段的期间没有侦测到sd指令时，核心处理单元212可关闭存储器控制器210中的一内部时钟源以节省电源。在此状况下，本发明的方法及设备能利用所述电压侦测器侦测特定驱动电压vddx的电压位准以产生所述虚拟脉波，并且能利用所述虚拟脉波(而不是所述内部时钟源)作为所述时钟源以触发正反器420开启所述多个电源开关。为便于理解，假设所述内部时钟源为基于某种电路设计的具有频率为20mhz(megahertz；百万赫)的一时钟，其中：当所述内部时钟源被关闭，记忆装置200于所述组驱动电压大约会消耗一百微安培(microampere,ma)；而当有一自由运作的时钟(freerunclock)诸如所述内部时钟源被开启，记忆装置200于所述组驱动电压大约会消耗五百微安培；但本发明不限于此。如此一来，存储器控制器210能在不开启所述内部时钟源的状况下妥善地针对pcie实体层电路224进行电源管理。因此，本发明的方法能在没有副作用的状况下达成节省电源的目标。依据某些实施例，在启动记忆装置200的一开始，主装置50首先将驱动电压vdd1(而不是其他驱动电压vdd2与vdd3中的任一者)供应给记忆装置200。基于图2所示的架构(尤其是，图4所示的架构)，当主装置50进入pcie模式，存储器控制器210(例如电源开启电路226)能及时地开启所述多个电源开关，以从调节器221与222供应电源给pcie实体层电路224。图5绘示所述方法于本发明一实施例中的一第一控制方案。当pcie实体层电路224是采用40奈米(nanometer,nm)制程来实施时，pcie实体层电路224可能需要2.5v的电压，而所述2.5v的电压可从驱动电压vdd1(例如3.3v)转换得到；并且pcie实体层电路224可能会需要1.1v的电压，而所述1.1v的电压可从驱动电压vdd1(例如3.3v)转换得到。调节器221与222可对驱动电压vdd1进行调节操作以将驱动电压vdd1分别转换为用于所述数字电源域的电源(例如“数字电源”诸如调节后驱动电压1.1v)以及用于所述模拟电源域的电源(例如“模拟电源”诸如调节后驱动电压2.5v)。当电源开启控制电路226开启电源开关电路223时，电源开关电路223(例如电源开关501与502)能分别将所述数字电源诸如调节后驱动电压1.1v以及所述模拟电源诸如调节后驱动电压2.5v导通至pcie实体层电路224；否则，电源开关电路223(例如电源开关501与502)能避免分别将所述数字电源诸如调节后驱动电压1.1v以及所述模拟电源诸如调节后驱动电压2.5v导通至pcie实体层电路224。图6绘示所述方法于本发明一实施例中的一第二控制方案。当pcie实体层电路224是采用28奈米制程来实施时，pcie实体层电路224可能需要1.8v的电压，而所述1.8v的电压可从驱动电压vdd2(例如1.8v)转换得到；并且pcie实体层电路224可能会需要0.9v的电压，而所述0.9v的电压可从驱动电压vdd1(例如3.3v)转换得到。调节器221与222可分别对驱动电压vdd1(例如3.3v)以及驱动电压vdd2(例如1.8v)进行调节操作，以将驱动电压vdd1与vdd2分别转换为用于所述数字电源域的电源(例如“数字电源”诸如调节后驱动电压0.9v)以及用于所述模拟电源域的电源(例如“模拟电源”诸如调节后驱动电压1.8v)。当电源开启控制电路226开启电源开关电路223时，电源开关电路223(例如电源开关501与502)能分别将所述数字电源诸如调节后驱动电压0.9v以及所述模拟电源诸如调节后驱动电压1.8v导通至pcie实体层电路224；否则，电源开关电路223(例如电源开关501与502)能避免分别将所述数字电源诸如调节后驱动电压0.9v以及所述模拟电源诸如调节后驱动电压1.8v导通至pcie实体层电路224。图7绘示一状态示意图的例子。存储器控制器110(例如存储器控制器210)可在各种状况下于所述初始化阶段的期间妥善地操作。举例来说，在启动记忆装置200的一开始，主装置50将驱动电压vdd1供应给存储器控制器210(为便于理解，于图7中标示为“vdd1被上拉”)，并且电源开启控制电路226默认将电源开关电路223(例如电源开关501与502)保持在关闭状态(标示为“电源开关关闭”)。又例如，当主装置50在信号dat3(perst#)处于其低位准的状况下将特定驱动电压vddx(例如vdd2或vdd3)供应给存储器控制器210(为便于理解，于图7中标示为“vddx被上拉且perst#＝0”)，电源开启控制电路226开启电源开关电路223(例如电源开关501与502)以进入其开启状态(标示为“电源开关开启”)。另外，是否使用驱动电压vdd2或驱动电压vdd3作为特定驱动电压vddx以进行电压侦测可取决于不同设计。举例来说，当记忆装置200(例如所述记忆卡诸如所述快捷sd记忆卡)不支持使用驱动电压vdd3，特定驱动电压vddx可代表驱动电压vdd2(例如1.8v)。又例如，当记忆装置200(例如所述记忆卡)支持使用驱动电压vdd3，特定驱动电压vddx可代表驱动电压vdd3(例如1.2v)。图8绘示快捷sd初始化序列以发布sd指令为起始的一个例子，而图9绘示快捷sd初始化序列不以发布sd指令为起始的一个例子。信号{clk,cmd,dat3(perst#),dat0(refclk+),dat1(refclk-),dat2(clkreq#)}(其后面四个信号各自的主要名称与次要名称也可用符号“/”区隔；于图8至9分别标示为“dat3/perst#”、“dat0/refclk+”、“dat1/refclk-”、“dat2/clkreq#”)可分别于记忆装置200的对应的端子{clk,cmd,dat3(perst#),dat0(refclk+),dat1(refclk-),dat2(clkreq#)}被接收，且在所述初始化阶段中的记忆装置200的记忆装置内部状态可包括某些预定状态诸如虚拟初始化、sd模式、pcie链接(pcielinkup)、及/或pcie模式。存储器控制器210可在所述初始化阶段的期间停用(disable)耦接至端子dat3(perst#)的一上拉电阻，以容许主装置50在需要时自由地驱动信号dat3(perst#)(诸如dat3/perst#)。特别是，在图8所示的例子中，主装置50可传送指令cmd0以及cmd8，并且存储器控制器210可以回复r7来响应，其中指令cmd8的某些字段(field)，诸如字段{“pcieavailability”,“pcie1.2vsupport”}，可夹带位{1,1}以指出主装置50支持pcie通信以及pcie1.2v的驱动电压，以及回复r7的某些字段，诸如字段{“pcieresponse”,“pcie1.2vsupport”}，可夹带位{1,0}以指出记忆装置200支持pcie通信而不支持pcie1.2v的驱动电压，但本发明不限于此。基于这些例子，传输接口电路218可符合sd7.0标准。另外，存储器控制器210能在所述初始化阶段依据这些例子中任一者来控制记忆装置200(例如所述记忆卡诸如所述快捷sd记忆卡)与主装置50之间的互动以进入pcie接口模式，例如，在主装置50支持驱动电压vdd3但所述记忆卡不支持的状况下，但本发明不限于此。基于图2所示的架构(尤其是图4所示的架构)，当需要时，存储器控制器210(例如电源开启控制电路226)能及时开启电源开关510与520，以从调节器221与222供应电源给pcie实体层电路224。当不需要使用pcie实体层电路224时，存储器控制器210(例如电源开启控制电路226)能默认电源开关510与520停留在其关闭状态，以节省记忆装置200的电源。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。当前第1页12当前第1页12