一种超导数字电路设计方法与流程

本发明涉及超导数字电路领域，特别是涉及一种超导数字电路设计方法。

背景技术：

单磁通量子器件(sfq：singlefluxquantum)是利用约瑟夫森结内的单个磁通量子来表示逻辑“1”和“0”的超导电路技术，以此为基础的超导数字电路时钟频率可达770ghz，可用于雷达和通信系统的超宽带模数/数模转换器、宽带网络交换器、射电天文的数字式自相关器以及超导计算机等。

在对一个超导数字单元电路的时序特性参数进行提取时发现，同一个超导数字单元电路在接不同负载时，其会表现出不同的时序特性参数(如超导数字单元电路的延时、信号建立所用的时间等)。而在大规模超导数字电路的设计中，一个超导数字单元电路后可以连接不同的负载，如果同一个超导数字单元电路后接不同负载所得到的时序特性参数变化非常大，那这个变化会直接影响到一条数据传输路径(path)上时序分析的精确性。因为时序分析主要是靠信号到达的具体时间来进行判断的，而信号时延的变化会导致时序分析结果的不准确性，因此会限制超导数字电路在高频下应用的工作性能。鉴于此，有必要设计一种新的超导数字电路设计方法用以解决上述技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超导数字电路设计方法，用于解决现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。

为实现上述目的及其他相关目的，本发明提供一种超导数字电路设计方法，所述设计方法包括：

基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；

对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；

对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。

可选地，所述设计方法在进行系统架构设计之前还包括建立单元库的步骤；其中建立单元库的步骤包括：

建立各单元电路的电路图模型、电路功能描述模型及时序模型，同时建立与电路图模型、电路功能描述模型及时序模型对应的网表；

对各单元电路中的所有端口均进行磁通存储能力判断，并在端口具有磁通存储能力时，于该端口所对应的网表中设置磁通标志，从而实现单元库的建立。

可选地，对各单元电路中的所有端口均进行磁通存储能力判断的方法包括：基于各单元电路的工作原理判断与其各端口并联最近的约瑟夫森结是否位于磁通存储环路中，并在与端口并联最近的约瑟夫森结位于磁通存储环路中时，判定该端口具有磁通存储能力。

可选地，对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测的方法包括：识别各单元电路的各端口所对应的网表中是否具有磁通标志，并在端口所对应的网表中具有磁通标志时，检测该端口具有磁通存储能力。

可选地，对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测的方法包括：基于各单元电路的工作原理判断与其各端口并联最近的约瑟夫森结是否位于磁通存储环路中，并在与端口并联最近的约瑟夫森结位于磁通存储环路中时，检测该端口具有磁通存储能力。

可选地，所述缓冲单元包括约瑟夫森传输线。

可选地，所述约瑟夫森传输线包括：第一电感、第二电感、偏置电流源及约瑟夫森结，其中所述第一电感的一端作为所述端口的输入端或输出端，所述第一电感的另一端连接于所述第二电感的一端，所述第二电感的另一端连接于所述端口，所述第二电感的一端连接于所述偏置电流源，同时连接于所述约瑟夫森结的一端，所述约瑟夫森结的另一端接地。

可选地，对所述终端电路设计网表进行逻辑功能验证的方法包括：对所述终端电路设计网表进行逻辑功能验证，以根据逻辑功能验证结果判断所述终端电路设计网表是否符合逻辑功能设计要求；在所述逻辑功能验证结果不符合逻辑功能设计要求时，重新调整所述功能设计直至所述逻辑功能验证结果符合逻辑功能设计要求；在所述逻辑功能验证结果符合逻辑功能设计要求时，对所述终端电路设计网表进行时序验证。

可选地，对所述终端电路设计网表进行时序验证的方法包括：对所述终端电路设计网表进行时序验证，以根据时序验证结果判断所述终端电路设计网表是否符合时序设计要求；在所述时序验证结果不符合时序设计要求时，重新调整所述功能设计直至所述时序验证结果符合时序设计要求；在所述时序验证结果符合时序设计要求时，生成超导数字电路版图。

可选地，对所述超导数字电路版图进行物理验证的方法包括：对所述超导数字电路版图进行物理验证，以根据物理验证结果判断所述超导数字电路版图是否符合物理设计要求；在所述物理验证结果不符合物理设计要求时，重新调整所述超导数字电路版图直至所述物理验证结果符合物理设计要求。

可选地，所述物理验证包括设计规则检查。

可选地，所述物理验证还包括：超导数字电路版图和超导数字电路原理图的对比验证。

如上所述，本发明的一种超导数字电路设计方法，通过对超导数字电路中各单元电路的所有端口均进行磁通存储能力判断，并在具有磁通存储能力的端口处增设缓冲单元，以对具有磁通存储能力的端口进行时序稳定，防止其对前一级单元电路时序的影响，从而实现对全局的电路设计网表进行时序优化。可见，通过本发明提供的超导数字电路设计方法，不仅实现了超导数字电路的时序优化，而且还通过在具有磁通存储能力的端口处增设缓冲单元，同时对于不具有磁通存储能力的端口维持不变，从而避免了对单元电路的所有端口处都增设缓冲单元所带来的不必要的资源消耗，提高了芯片的集成度，降低了芯片的面积。

附图说明

图1显示为本发明所述超导数字电路的设计流程图。

图2显示为所述超导数字电路中一条数据通路的结构示意图。

图3至图7显示为不同负载电路的结构示意图，其中图3为触发器d22的结构示意图，图4为或门的结构示意图，图5为rs锁存器的结构示意图，图6为异或门的结构示意图，图7为触发器d12的结构示意图。

图8和图9显示为各负载电路特定端口连接的驱动电路的时延变化示意图。

图10至图14显示为在各负载电路特定端口处增设缓冲单元时的结构示意图。

图15和图16显示为各负载电路特定端口连接的驱动电路的时延变化示意图，此时各负载电路特定端口处增设有缓冲单元。

元件标号说明

100激励源

200传输线

300驱动电路

400负载电路

500缓冲单元

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种超导数字电路设计方法，所述设计方法包括：

步骤一：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表。

作为示例，所述系统架构设计是超导数字电路设计者根据设计需求进行的结构设计，即将超导数字电路描述成相互连接的若干个典型的逻辑器件，其中典型的逻辑器件包括算术运算单元(加法器、乘法器等)、寄存器、计数器等。需要注意的是，超导数字电路设计者根据不同的设计需求完成的系统架构设计是不同的，同时不同超导数字电路设计者根据同一设计需求完成的系统架构设计也可能不同。

作为示例，所述功能设计是超导数字电路设计者根据设计需求进行的电路功能设计，其是通过编写脚本语言来定义输入输出端口及输入输出端口之间的关系，从而实现超导数字电路对应的功能。

作为示例，在完成系统架构设计及功能设计后，根据系统架构设计及功能设计生成电路设计网表是本领域技术人员所公知的，故在此不再赘述。

作为示例，所述设计方法在进行系统架构设计之前还包括建立单元库的步骤；其中建立单元库的步骤包括：

建立各单元电路的电路图模型、电路功能描述模型及时序模型，同时建立与电路图模型、电路功能描述模型及时序模型对应的网表；

对各单元电路中的所有端口均进行磁通存储能力判断，并在端口具有磁通存储能力时，于该端口所对应的网表中设置磁通标志，从而实现单元库的建立。

具体的，基于单元电路建立各单元电路的电路图模型、电路功能描述模型及时序模型，同时建立与电路图模型、电路功能描述模型及时序模型对应的网表是本领域技术人员所公知的，故在此不再赘述。需要注意的是，本实施例所述单元电路是指构成超导数字电路时最基本的电路单元，如触发器、或门、异或门等。

具体的，对各单元电路中的所有端口均进行磁通存储能力判断的方法包括：基于各单元电路的工作原理判断与其各端口并联最近的约瑟夫森结是否位于磁通存储环路中，并在与端口并联最近的约瑟夫森结位于磁通存储环路中时，判定该端口具有磁通存储能力。如：对于图3所示的触发器d22而言，当ai端口输入脉冲信号时，约瑟夫森结ja1、电感la2和约瑟夫森结jo1组成的磁通存储环路会存储一个磁通量子；当ti端口输入时钟信号时，磁通存储环路中存储的磁通量子会被释放，即to端口输出脉冲信号；此时与ai端口并联的最近的约瑟夫森结ja1及与to端口并联的最近的约瑟夫森结jo1都是组成磁通存储环路的一部分，故认为ai端口及to端口具有磁通存储能力；而与ti端口并联的最近的约瑟夫森结jt1并非是组成磁通存储环路的一部分，故认为ti端口不具有磁通存储能力。同理，对于图4所示的或门而言，当ai端口或bi端口输入脉冲信号时，约瑟夫森结jo2、电感lo2、约瑟夫森结jo1组成的磁通存储环路会存储一个磁通量子；当ti端口输入时钟信号时，磁通存储环路中存储的磁通量子会被释放，即abo端口输出脉冲信号；此时与ai端口并联的最近的约瑟夫森结ja1、与bi端口并联的最近的约瑟夫森结jb1及与ti端口并联的最近的约瑟夫森结jt1并非是组成磁通存储环路的一部分，故认为ai端口、bi端口及ti端口不具有磁通存储能力；而与abo端口并联的最近的约瑟夫森结jo1是组成磁通存储环路的一部分，故认为abo端口具有磁通存储能力。同理，对于图5所示的rs锁存器而言，当si端口输入脉冲信号时，约瑟夫森结jl2、电感llr1、电感lr3、约瑟夫森结jr3组成的磁通存储环路中会存储一个磁通量子；当ri端口输入时钟信号时，磁通存储环路中存储的磁通量子会被释放，即co1端口输出脉冲信号。此时si端口并联的最近的约瑟夫森结jl0、ri端口并联的最近的约瑟夫森结jt1、co1端口并联的最近的约瑟夫森结jr5、tnri端口并联的最近的约瑟夫森结jt0及tnro端口并联的最近的约瑟夫森结jt4并非是组成磁通存储环路的一部分，故认为si端口、ri端口、co1端口、tnri端口及tnro端口不具有磁通存储能力。同理，对于图6所示的异或门而言，当ai端口输入脉冲信号时，约瑟夫森结ja2、约瑟夫森结ja3、电感la2、电感lab1、约瑟夫森结jt3、约瑟夫森结jt2组成的磁通存储环路中会存储一个磁通量子；当ti端口输入时钟信号时，磁通存储环路中存储的磁通量子会被释放，即to端口输出脉冲信号；而当bi端口输入脉冲信号时，约瑟夫森结jb2、约瑟夫森结jb3、电感lb2、电感lab1、约瑟夫森结jt3、约瑟夫森结jt2组成的磁通存储环路中会存储一个磁通量子；当ti端口输入时钟信号时，磁通存储环路中存储的磁通量子会被释放，即to端口输出脉冲信号；此时与ai端口并联的最近的约瑟夫森结ja2、与bi端口并联的最近的约瑟夫森结jb2、与ti端口并联的最近的约瑟夫森结jt3及与to端口并联的最近的约瑟夫森结jt2都是组成磁通存储环路的一部分，故认为ai端口、bi端口、ti端口及to端口具有磁通存储能力。同理，对于图7所示的触发器d12而言，当ai端口输入脉冲信号时，约瑟夫森结ja1、电感la2和约瑟夫森结jo1组成的磁通存储环路会存储一个磁通量子；当ti端口输入时钟信号时，磁通存储环路中存储的磁通量子会被释放，即to端口输出脉冲信号；此时与ai端口并联的最近的约瑟夫森结ja1、与ti端口并联的最近的约瑟夫森结jo1及与to端口并联的最近的约瑟夫森结jo1都是组成磁通存储环路的一部分，故认为ai端口、ti端口及to端口具有磁通存储能力。

具体的，设置磁通标志的方法包括：在端口具有磁通存储能力时，于该端口所对应的网表中设置flag＝1，否则设置flag＝0，以此实现对具有磁通存储能力的端口进行磁通标志。当然，在其它实施例中，也可以通过其它方式来实现磁通标志(如在端口具有磁通存储能力时，于该端口所对应的网表中设置flag＝0，否则设置flag＝1)，本实施例并不对磁通标志的具体实现方式进行限制。

步骤二：对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表。

作为示例，对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测的方法包括：识别各单元电路的各端口所对应的网表中是否具有磁通标志，并在端口所对应的网表中具有磁通标志时，检测该端口具有磁通存储能力。如在本实施例中，检测端口所对应的网表中flag的值，若flag＝1，则认为该端口具有磁通存储能力，否则认为该端口不具有磁通存储能力。

作为示例，所述缓冲单元包括约瑟夫森传输线，其中所述约瑟夫森传输线为具有一个约瑟夫森结的约瑟夫森传输线。本实施例通过在具有磁通存储能力的端口处增设一个缓冲单元，使该缓冲单元可以有效减小负载电路(该负载电路与前级单元电路连接的端口具有磁通存储能力)的偏置电流再分配对前级单元电路(即驱动电路)的影响，从而降低负载电路对驱动电路的时延稳定性的影响。

具体的，所述约瑟夫森传输线包括：第一电感、第二电感、偏置电流源及约瑟夫森结，其中所述第一电感的一端作为所述端口的输入端或输出端，所述第一电感的另一端连接于所述第二电感的一端，所述第二电感的另一端连接于所述端口，所述第二电感的一端连接于所述偏置电流源，同时连接于所述约瑟夫森结的一端，所述约瑟夫森结的另一端接地。

步骤三：对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。

作为示例，对所述终端电路设计网表进行逻辑功能验证的方法包括：对所述终端电路设计网表进行逻辑功能验证，以根据逻辑功能验证结果判断所述终端电路设计网表是否符合逻辑功能设计要求；在所述逻辑功能验证结果不符合逻辑功能设计要求时，重新调整所述功能设计直至所述逻辑功能验证结果符合逻辑功能设计要求；在所述逻辑功能验证结果符合逻辑功能设计要求时，对所述终端电路设计网表进行时序验证。

作为示例，对所述终端电路设计网表进行时序验证的方法包括：对所述终端电路设计网表进行时序验证，以根据时序验证结果判断所述终端电路设计网表是否符合时序设计要求；在所述时序验证结果不符合时序设计要求时，重新调整所述功能设计直至所述时序验证结果符合时序设计要求；在所述时序验证结果符合时序设计要求时，生成超导数字电路版图。

具体的，在本实施例中，首先对所述终端电路设计网表编写测试信号的脚本文件，并且在测试信号的脚本文件中写入脉冲信号输入的形式；之后通过vcs、verdi等仿真工具进行波形仿真，以通过观察输出的波形信号来判断所述终端电路设计网表是否符合逻辑功能设计要求；在其符合逻辑功能设计要求时，再判断其是否符合时序设计要求。

作为示例，在完成逻辑功能验证及时序验证后，根据验证后的终端电路设计网表生成超导数字电路版图是本领域技术人员所公知的，故在此不再赘述。

作为示例，对所述超导数字电路版图进行物理验证的方法包括：对所述超导数字电路版图进行物理验证，以根据物理验证结果判断所述超导数字电路版图是否符合物理设计要求；在所述物理验证结果不符合物理设计要求时，重新调整所述超导数字电路版图直至所述物理验证结果符合物理设计要求。

具体的，所述物理验证包括设计规则检查；本实施例所述设计规则检查是指对超导数字电路版图的设计指标要求，如导线宽度、导线之间的最小距离、不同层之间的最小距离等。当然，在其它实施例中，所述物理验证还包括超导数字电路版图和超导数字电路原理图的对比验证。

实施例二

本实施例与实施例一的区别点在于：实施例一是在建立单元库时先对各单元电路的端口进行磁通存储能力的判断，以通过磁通标志对具有磁通存储能力的端口进行标识，然后在步骤二中通过磁通标志来识别数据通路中各单元电路的端口是否具有磁通存储能力。而本实施例则是直接利用现有单元库，然后在步骤二中直接对数据通路中各单元电路的端口进行磁通存储能力的判断来实现检测，具体方法包括：基于各单元电路的工作原理判断与其各端口并联最近的约瑟夫森结是否位于磁通存储环路中，并在与端口并联最近的约瑟夫森结位于磁通存储环路中时，检测该端口具有磁通存储能力。

下面如图2至图16所示，以不同负载电路为例，通过是否在各负载电路的特定端口(包括具有磁通存储能力的端口及不具有磁通存储能力的端口)增设缓冲单元来对实施例一及实施例二所述设计方法的可行性进行分析说明。

通过现有设计方法得到如图2所示的五个超导数字电路，其中不同超导数字电路对应的负载电路400结构不同；如图3至图7所示，第一超导数字电路中负载电路400为触发器d22、且触发器d22的ti端口连接于驱动电路300，第二超导数字电路中负载电路400为或门、且或门的ti端口连接于驱动电路300，第三超导数字电路中负载电路400为rs锁存器、且rs锁存器的ri端口连接于驱动电路300，第四超导数字电路中负载电路400为异或门、且异或门的ti端口连接于驱动电路300，第五超导数字电路中负载电路400为触发器d12、且触发器d12的ti端口连接于驱动电路300。

通过对上述五种超导数字电路进行实验仿真，得到不同负载电路400的特定端口(即触发器d22的ti端口、或门的ti端口、rs锁存器的ri端口、异或门的ti端口及触发器d12的ti端口)对同一驱动电路300的时延变化，其中在特定端口为触发器d22的ti端口、或门的ti端口或rs锁存器的ri端口时，驱动电路300的时延大概为0.25ps，在特定端口为异或门的ti端口或触发器d12的ti端口时，驱动电路300的时延大概为0.65ps，具体如图8和9所示。需要注意的是，触发器d22的ti端口、或门的ti端口及rs锁存器的ri端口不具有磁通存储能力，异或门的ti端口及触发器d12的ti端口具有磁通存储能力。

由此可见，同一驱动电路300在接不同端口时，驱动电路300因各端口所引起的时延变化各不相同：当驱动电路300所接的端口不具有磁通存储能力时，该驱动电路300的时延变化很小，即该驱动电路300不会被该端口所影响(如图8所示)；而当驱动电路300所接的端口具有磁通存储能力时，该驱动电路300工作时的时序会随端口磁通存储的状态变化而波动变化(如图9所示)；也就是说，正是由于端口磁通存储环路的状态(0,1)变化导致了驱动电路300的时延大幅变化。

通过对上述五个超导数字电路进行重新设计，并在各负载电路400的特定端口(即触发器d22的ti端口、或门的ti端口、rs锁存器的ri端口、异或门的ti端口及触发器d12的ti端口)均增设一缓冲单元，具体如图10至图14所示。

通过对上述五种超导数字电路进行实验仿真，得到不同特定端口对同一驱动电路300的时延变化，其中在特定端口为触发器d22的ti端口、或门的ti端口或rs锁存器的ri端口时，驱动电路300的时延大概为0.20ps，在特定端口为异或门的ti端口或触发器d12的ti端口时，驱动电路300的时延大概为0.30ps，具体如图11和12所示。

由此可见，当驱动电路300接的端口不具有磁通存储能力时，即使在端口处增设一缓冲单元500，缓冲单元500对驱动电路300的时延变化影响也并不明显(如图11所示)；而当驱动电路300接的端口具有磁通存储能力时，在端口处增设一缓冲单元500可使得驱动电路300的时延变化更趋于稳定，时延变化从0.65ps降到0.3ps(具体如图12所示)，大大稳定了超导数字电路的时序，同时也证明了本发明所述设计方法是可行的。

综上所述，本发明的一种超导数字电路设计方法，通过对超导数字电路中各单元电路的所有端口均进行磁通存储能力判断，并在具有磁通存储能力的端口处增设缓冲单元，以对具有磁通存储能力的端口进行时序稳定，防止其对前一级单元电路时序的影响，从而实现对全局的电路设计网表进行时序优化。可见，通过本发明提供的超导数字电路设计方法，不仅实现了超导数字电路的时序优化，而且还通过在具有磁通存储能力的端口处增设缓冲单元，同时对于不具有磁通存储能力的端口维持不变，从而避免了对单元电路的所有端口处都增设缓冲单元所带来的不必要的资源消耗，提高了芯片的集成度，降低了芯片的面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。