高速序列计算机总线的信号调整方法及其相关计算机系统与流程

本发明是指一种高速序列计算机总线的信号调整方法及其相关计算机系统，尤指一种可动态地调整高速序列计算机总线的信号设定以达到较佳传输信号的信号调整方法及其相关计算机系统。

背景技术：

随着现今高速输入/输出总线数据速率的提升，传输通道更加难以维持稳定可靠的信号品质。其中，高速序列计算机总线(peripheralcomponentinterconnectexpress，pcie)是一种符合高速串列互连协议的传输接口，可用来解决日益成长的频宽需求，提供更高效能。一般而言，当制造商生产完成pcie后，会选定一固定的信号设定。然而，pcie所采用的串列链路会因各种物理现象而受到影响，例如交互干扰、抖动、符号间干扰(intersymbolinterference，isi)等，进而影响pcie信号的传输品质，例如误码率(biterrorrate，ber)。在此情形下，由于每一pcie所应用的环境不同，例如温度、湿度，并且其元件的老化速度也不同，因此，若仅皆采用固定的信号设定，将影响pcie信号的传输品质或稳定性，而无法满足使用者对于信号品质的需求。换言之，现有技术确实有改进的必要。

技术实现要素：

因此，本发明提供一种高速序列计算机总线的信号调整方法及其相关计算机系统，动态地调整高速序列计算机总线的信号设定以达到较佳的信号传输品质。

本发明的一实施例揭露一种高速序列计算机总线的信号调整方法，其包含有：将一第一信号设定存入该高速序列计算机总线以产生一第一pcie信号；以该第一pcie信号调整一链路；以及根据该链路的一信号状态，决定是否将一第二信号设定存入该高速序列计算机总线，以产生一第二pcie信号以调整该链路；其中，该高速序列计算机总线通过该链路连接多个电子装置。

本发明的另一实施例揭露一种计算机系统，用于一高速序列计算机总线，包含有：一处理器；以及一pcie装置，耦接于该处理器，储存有一程序代码，用来指示该处理器将一第一信号设定存入该高速序列计算机总线以产生一第一pcie信号；以该第一pcie信号调整一链路；以及根据该链路的一信号状态，决定是否将一第二信号设定存入该高速序列计算机总线，以产生一第二pcie信号以调整该链路；其中，该高速序列计算机总线通过该链路连接多个电子装置。

附图说明

图1为本发明实施例的一计算机系统的示意图。

图2为本发明实施例的一调整流程的示意图。

图3为本发明实施例的另一调整流程的示意图。

符号说明

10：计算机系统；

20、30：调整流程；

102：处理器；

104：pcie装置；

202、204、206、208、210、302、304、306、308、310、312、314、316、318、320：步骤；

c：最大错误位笔数；

d：预设时间；

r：错误位计数器；

t：计时器。

具体实施方式

现有的高速序列计算机总线(peripheralcomponentinterconnectexpress，pcie)的信号设定(signalsetting)在出厂后为固定的，即用来产生pcie信号的波形参数为固定的。也就是说，在制造商完成高速序列计算机总线的制造后，不论在任何环境下高速序列计算机总线的信号设定皆相同。因此，当高速序列计算机总线因环境(例如，温度、湿度)改变或元件老化时，pcie信号的传输品质，例如，信号的误码率(biterrorrate，ber)，或者于信号的置信度(confidencelevel，cl)等，都会受到影响。为了改善现有技术的缺点，本发明实施例提供一种用于高速序列计算机总线的调整机制，以动态地调整高速序列计算机总线的信号设定，进而改善高速序列计算机总线的传输信号。

请参考图1，图1为本发明实施例的一计算机系统10的示意图。计算机系统10可用于一高速序列计算机总线(未绘示于图)，高速序列计算机总线为用来连接多个电子装置，并且建立电子装置之间的一链路(link)以进行信号传输。计算机系统10包含有一处理器102及一pcie装置104，其中pcie装置104可以是储存装置、网卡、图形处理单元上的通用图形处理器(general-purposecomputingongraphicsprocessingunits，gpgpu)、加速卡等。pcie装置104储存有一程序代码，用来指示处理器102进行相关运作。

请参考图2，图2为本发明实施例的一调整流程20的示意图。调整流程20可被编译为程序代码而储存于pcie装置104中，以指示处理器102执行对应操作。调整流程20包含有下列步骤：

步骤202：开始。

步骤204：将一第一信号设定存入高速序列计算机总线以产生一第一pcie信号。

步骤206：以第一pcie信号调整一链路。

步骤208：根据链路的一信号状态，决定是否将一第二信号设定存入高速序列计算机总线，以产生一第二pcie信号以调整链路。

步骤210：结束。

根据调整流程20，在步骤204及步骤206中，计算机系统10可以第一信号设定存入高速序列计算机总线，以产生第一pcie信号并据以调整高速序列计算机总线所连接的电子装置之间的链路。接着，于步骤208中，计算机系统再根据高速序列计算机总线所连接的电子装置之间的链路的信号状态，例如误码率或置信度，决定是否以不同于第一信号设定的第二信号设定存入高速序列计算机总线，以产生第二pcie信号并且据以调整链路。如此一来，计算机系统10即可动态地监测高速序列计算机总线所连接的电子装置之间的链路的信号状态，当链路的误码率无法达到一使用者的要求时，则以不同于原本的信号设定存入高速序列计算机总线，进而达到使用者对于误码率或置信度的要求。

在一实施例中，链路的信号状态可以是在一预设时间内的误码率。以高速序列计算机总线pciegen3为例，当使用者要求其信号状态的误码率为10^-14以及置信度为95％时，即代表在131500秒内只能产生5个错误的位。因此，在本发明的实施例中，即可以131500秒作为预设时间，并据以检测高速序列计算机总线在预设时间内是否产生超过5个错误的位。

此外，为了适应高速序列计算机总线所应用的不同环境(例如，湿度或温度)，计算机系统10可以不同的信号设定存入高速序列计算机总线。因此，本发明的计算机系统10可另包含一信号设定表，其中信号设定表中的每一信号设定可对应至不同pcie信号的波形参数。也就是说，在上述实施例中，当第一信号设定无法满足使用者的需求时，计算机系统10可自信号设定表中按照一特定顺序或随机地改为其他信号设定，例如第二信号设定或一第n信号设定，以指示高速序列计算机总线以不同的信号设定调整链路。值得注意的是，本发明并未限制信号设定表的组数，而可以针对各种环境湿度、温度来制定不同组数的波形参数。如此一来，计算机系统10于步骤208中即可动态调整对于不同环境的最佳信号设定，进而以最适合所在环境的信号设定进行信号传输。

在另一实施例中，可进一步以一错误位计数器及一计时器检测计算机系统10的信号状态，也就是说，计算机系统10可检测错误位计数器中的错误位的一数量是否在预设时间内大于可容忍的一错误数量。请参考图3，图3为本发明实施例的一调整流程30的示意图。调整流程30也可被编译为程序代码而储存于pcie装置104中，以指示处理器102执行对应操作。调整流程30包含有下列步骤：

步骤302：开始。

步骤304：将第一信号设定存入高速序列计算机总线以产生第一pcie信号。

步骤306：以第一pcie信号调整一链路。

步骤308：将计时器t设为0。

步骤310：将错误位计数器r设为0。

步骤312：确认链路是否有错误位产生。若是，执行步骤314；若否，则持续执行步骤312。

步骤314：错误位计数器r＝r+1。

步骤316：确认错误位计数器r是否大于一最大错误位笔数c。若是，执行步骤318；若否，则执行步骤312。

步骤318：确认计时器t是否小于或等于一预设时间d。若是，执行步骤320；若否，则执行步骤308。

步骤320：以第二信号设定存入高速序列计算机总线，以产生第二pcie信号以调整链路，并回到步骤308。

根据调整流程30，本发明实施例以计时器t、错误位计数器r检测高速序列计算机总线的信号状态是否符合要求。在步骤304先将预设的第一信号设定存入高速序列计算机总线以产生第一pcie信号，再于步骤306以第一pcie信号调整链路，并且于步骤308、310分别将计时器t、错误位计数器r设为0。接着，于步骤312中确认链路是否有错误位产生，若有错误位产生，则进入步骤314将错误位计数器加1(即r＝r+1)；若没有错误位产生，则持续于步骤312中确认链路是否有错误位产生。接着，于步骤316中确认错误位计数器r是否大于最大错误位笔数c，若错误位计数器r大于最大错误位笔数c，则执行步骤318，反之，则回到步骤312。在此情形下，调整流程30于步骤316以及步骤318中确认第一pcie信号的链路是否符合要求的信号状态，当步骤318确定在计时器t的时间内小于或等于预设时间d时(即代表在预设时间d之内的错误位数量大于最大错误位笔数c)，则执行步骤320，以第二信号设定存入高速序列计算机总线，以产生第二pcie信号以调整链路；相反地，当步骤318确定在计时器t的时间内大于预设时间d时(即代表在预设时间d之内的错误位数量小于或等于最大错误位笔数c)，则回到步骤308继续以第一pcie信号进行信号传输。依此类推，计算机系统10可于信号状态不符合要求时，动态调整高速序列计算机总线的信号设定，进而以最佳的信号设定存入高速序列计算机总线，以提升信号传输的品质及稳定性。

值得注意的是，在上述实施例中，当高速序列计算机总线为pciegen3、误码率的要求为10^-14以及置信度的要求为95％时，在预设时间131500秒内的最大错误位比数为5个错误的位，即最大错误位笔数c为5，预设时间d为131500秒。

除此之外，本领域相关技术人员可根据不同系统需求适当设计计算机系统。举例来说，本发明的调整流程除了可以一软件方式编译并储存于pcie装置，也可以一硬体方式实作，例如特定应用集成电路(applicationspecificintegratedcircuit，asic)或现场可编程逻辑门阵列(fieldprogrammablegatearray，fpga)实现。前述的高速序列计算机总线仅以pciegen3作为范例，但不限于此，其他世代的高速序列计算机总线也适用于本发明，并可根据使用者或制造商的指示或计算机系统的设定来调整，皆属本发明的范畴。

综上所述，本发明可根据高速序列计算机总线的信号状态，动态地调整高速序列计算机总线的信号设定，进而符合所在环境与元件状态，以达到使用者或系统对于传输信号的品质要求。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求书范围所做的均等变化与修饰，皆应属本发明的涵盖范围。